定義

CPO（Co-Packaged Optics，共封裝光學）是把光學引擎（Optical Engine, OE）與運算 / 交換 ASIC（GPU / TPU / Switch）整合在同一封裝內的下世代互連架構。相較於可插拔光模組（Pluggable Optics），CPO 把光電轉換點推近 ASIC，消除 SerDes 的長距銅線 channel loss，大幅降低互連功耗、延遲與訊號完整性問題；其目標是支撐 AI 資料中心從目前的 800G / 1.6T 升級到 12.8T+ 頻寬等級。

光通訊的終極演進方向：「增加電平（PAM4 → PAM6 / PAM8）」→「利用相位（Coherent）」→「重構架構（CPO）」，本質是以三種不同方式突破頻譜效率的物理極限。CPO 屬於最後階段——當 224G PAM4 撞牆、448G 在銅線上不可行（Copper Channel Loss、Skin Effect Limit、DSP Power Explosion）時，把訊號從電轉光、且在封裝內完成，是必走之路。

「光」與「電」並非競爭技術，而是同一電磁場的兩個象限；CPO 的核心是讓 ASIC 同時擁有兩者的優勢：

四種互連層級與 Scale-in（新概念，永豐／騰旭投資，2026-09-16）

資料中心網路互連向來分三層：Scale up（同一 rack 內 GPU 互連）、Scale out（跨機架互連）、Scale across（跨資料中心互連）。永豐（騰旭投資程正樺，2026-09-16）指出業界最近開始討論第四層——Scale in：晶片之間（die to die）的互聯，開始走向光通訊。

光引擎（OE）擺放的位置決定了名稱：

CPO 演進路線（穎崴 2026/05/14 引用 Counterpoint Research）

圖說：CPO 演進五階段。從 Pluggable Optics（~2016，100% Cu 銅互連、~800G、1x 功耗）→ OBO On-Board Optics（2023，80% Cu + 20% Optics、< 1.6T、~0.8x 功耗）→ NPO Near-Packaged Optics（2025，50% Cu + 50% Optics、< 3.2T、~0.6x 功耗）→ 2.5D CPO（COUPE Switch）（2027，20% Cu + 80% Optics、< 6.4T、< 0.5x 功耗）→ 3D CPO（COUPE XPU）（2030~，100% Optics、12.8T+、< 0.1x 功耗、< 0.05x latency）。穎崴 技術_HyperSocket 系列、旺矽 CPO Insertion 2/3 設備皆對應 2.5D / 3D 階段瓶頸。來源：活動_穎崴_CPO論壇簡報_20260514

CPO 形態與採用節奏（野村 2026-05-21）

圖說：野村 Fig. 110 整理不同 CPO formation。CPO 可從矽光子 chiplet、advanced chiplet 到更完整的 photonic chiplet 整合形態演進，重點在光學引擎與交換 / 運算晶片的距離持續縮短。

野村認為，光收發器升級中 1.6T 升級 + SiPh 遷移是關鍵驅動，NPO／CPO 技術也會持續改善。若領導 CPO 方案商以 CPO switch product 採取 bundled sales 綁售策略，可能在中期加速 scale-out network 的採用率；長期來看，scale-up network 的 CPO use case 更多，因為同一 computing unit 內需要更高頻寬、更低功耗與更短互連距離。

材料端要同步追蹤 技術_InP磷化銦 與 技術_Photonics_SOI晶圓：InP 負責 EML／CW 雷射，Photonics SOI 負責 技術_SiPh PIC 平台。CPO module 的 PIC die size 可達 50–100mm²，可能讓 photonics SOI 自 2027F 起成為新一輪材料瓶頸。

瑞峰 / Fabrinet 矽光子封裝聯盟（元大 2026-05-25）

元大指出，7873_瑞峰半導體（興）透過 GlobalFoundries 與 FN.US(fabrinet) 供應鏈切入 CPO / 矽光子封裝，負責 EIC / PIC 晶圓的 bump、3D TSV Reveal 與 V-Groove edge coupling。瑞峰已開始向 Fabrinet 出貨，Fabrinet 同時持有瑞峰 13.35% 股權。

元大引用 Yole 估計，全球 CPO 市場 2024 年約 4,600 萬美元，2030 年達 81 億美元，CAGR 約 76%。以台灣封裝同業看，同時具備 12 吋 bump 與 3D TSV Reveal 能力者僅日月光、矽品與6239_力成（市），其中僅日月光現有 CPO；瑞峰透過 GF / Fabrinet 聯盟成為台灣封裝業者中 CPO 營收成長率靠前的受惠廠商之一。

CPO 封裝結構：光引擎 3D 堆疊與基板選項（欣興 John Lau，2026-01）

出處：報告_ChipScaleReview_Winter2026期刊_20260122，Chip Scale Review 2026 冬季號，作者 John H. Lau（3037_欣興（市） Senior Special Project Assistant）。封裝學界視角的結構分類與建議，非出貨預測。

四種光學擺位：pluggable（PCB 邊緣，距 ASIC 最遠、功耗最差）→ OBO（光電模組圍在 ASIC 封裝旁，訊號仍走 PCB）→ NPO（ASIC 封裝與 PIC/EIC 同在高性能基板，高速訊號不過 PCB）→ CPO（PIC/EIC 沿 ASIC 四邊與其並排於同一 CPO 基板，距離最短）。文中引用 OFC 2022 資料：1.6T switch 由 pluggable 改 CPO 約省 50% 功耗。現況 >90% 光收發器仍是 pluggable。

圖說：Pluggable／OBO／NPO／CPO 四種架構截面與俯視對照，右欄說明各架構與 ASIC 的距離及功耗差異。

三種 CPO 形態與作者判斷： - 基本 chiplet 型（switch、driver、TIA 各自一顆，laser／PD 為分立光元件）：成本低、彈性高，但封裝大、測試與 burn-in 負擔重，會是用量最大的形態。 - 進階 chiplet 型（矽光子 laser、PD、laser＋driver、PD＋TIA 等整合晶片）：性能較好、易測，但成本高、架構僵硬，用量較少。 - 「holy grail」全整合矽光子晶片（所有 PIC 與 EIC 同一顆 CMOS 晶片）：nowhere in sight。近年受成本驅動，PIC 與 EIC 反而是拆成小 chiplet 再整合。

OE 擴張撞到封裝面積上限：switch 四周通常圍 16 個 OE。25.6T 用 16×1.6T、51.2T 用 16×3.2T、102.4T 用 16×6.4T，OE 內 EIC 與 PIC 越做越大，MCM 面積有上限。兩條解法是把部分 PIC/EIC 以 CMOS 整合成矽光子晶片，或把 PIC 與 EIC 由 2D 並排改為 3D 堆疊。

12 種 PIC/EIC 3D 堆疊方式（文中圖 6 a–l）：face-to-face μbump、face-to-back 經 PIC 的 TSV、Cu-Cu 混合鍵合、經 TSV interposer 或 organic interposer 轉接（可省掉 PIC 內 TSV）、interposer 兩面改混合鍵合、改用 TGV glass interposer、PIC 半埋入 TGV 玻璃基板凹槽、以及兩種 PoP。極高密度或 EIC/PIC 難以直接堆疊時才走 interposer 轉接。

圖說：a–l 共 12 種 PIC/EIC 3D 堆疊方式，涵蓋 μbump、TSV、Cu-Cu 混合鍵合、TSV／organic／TGV interposer 與 PoP。

CPO 基板三選項（性能與成本同向）：organic-core build-up 載板（最低）＜ glass-core build-up 載板 ＜ TSV／TGV／organic interposer 再上 build-up 載板（最高）。其他提出的系統：fan-out RDL 基板（結構簡單、性能高、成本合理）、fan-out RDL 開孔＋PCB 內埋兩端 45° 鏡面的 polymer waveguide、organic interposer 內埋 polymer waveguide（三者中性能最好、成本最高）、TGV glass interposer 帶 glass waveguide、PIC 半埋入 glass-core 基板凹槽。

ASIC 與 PIC 之間的橋接： | 結構 | 優點 | 缺點 | |------|------|------| | EMIB 埋入 organic 載板凹槽 | 高性能、細間距、高密度 | 成本較高，CPO 基板製作複雜 | | Si bridge 置於基板上方，μbump 接合 | 性能與密度更高，CPO 基板簡單 | 成本高 | | Si bridge＋Cu-Cu 混合鍵合 | 性能與密度最高，基板簡單 | 成本最高，晶片鍵合製程複雜 |

另一變體是 Si bridge 埋入 fan-out EMC、以 TMV 上下導通。

圖說：三種 CPO 橋接結構（EMIB 埋入、Si bridge μbump、Si bridge 混合鍵合）的結構圖與優缺點表。

作者建議： 1. 玻璃較能無縫整合光互連，建議 CPO 多用 glass substrate 或 glass interposer（見 技術_玻璃芯基板、技術_TGV）。 2. 為了更高互連密度、更細間距、更低功耗與延遲，強烈建議部分 PIC/EIC 走 Cu-Cu 混合鍵合（見 技術_混合鍵合）。 3. 截至撰文時沒有任何公開論文發表 CPO 的品質與可靠度數據（溫度循環、熱衝擊、振動、HTS、HAST 等），這是 CPO 普及前的缺口；3D CPO 的熱管理會是重要題目。 4. 耦合損失、波導裂紋、散射與吸收造成的「漏光」如同漏電，是隱形殺手。

欣興相關專利：US 11,860,428（CPO organic interposer，2.3D，2024-01-02 核准）、US 12,412,879（PIC/EIC 經 organic interposer 3D 堆疊後與 switch 並排於 build-up 載板，2025-09-09 核准）、TW 1848577（Cu-Cu 混合鍵合橋接）。

信心：技術結構分類為 fact（高）；「basic chiplet 會用最多」「holy grail 看不到」為作者 thesis（中高）。

CPO 系統架構（PIC Blueprint 五步驟）

矽光子 PIC（Photonic Integrated Circuit）藍圖由五個元件層級組成，每一層都是 CPO 量產的關鍵良率瓶頸：

Step 1：光源矩陣（Light Source Matrix）

Step 2：調變器（Modulator）— 三方對決

調變器家族已拆頁：總覽與選邊矩陣見 技術_調變器，深頁 技術_MZM / 技術_EAM / 技術_MRM / 技術_TFLN薄膜鈮酸鋰。下表客戶歸屬欄與主流口徑有出入（NVIDIA 主流口徑為 MRM），衝突並列見 技術_調變器。

NVIDIA Spectrum-X CPU Switch 採 MRM 微環，是 CPO 路線的重要規格里程碑。

補充：TFLN（薄膜鈮酸鋰）MZM 為頻寬最高的新興第四路線，2026-03 聯電×HyperLight 宣布 6 吋＋8 吋代工合作，單一平台涵蓋 pluggable／coherent／CPO，見 技術_TFLN薄膜鈮酸鋰。

Step 3：光路由（Routing The Light）

PIC 內部光波導與多波長路由設計（MUX / DEMUX）。

Step 4：波長分波多工（WDM）

關鍵 KPI：Crosstalk 必須維持在 −20 dB 以下，以避免相鄰波長互相干擾。

Step 5：I/O 耦合（Coupling Strategy）

TSMC COUPE 在 GC 與 EC 兩種耦合方式都能提供業界更低插入損耗，是其平台優勢。詳見 技術_COUPE。

CPO 測試（已拆頁）

→ 詳見 技術_CPO測試（Test Flow 五階段、四大製造瓶頸、FAU active alignment 容差、448G 銅牆、四階段測試方法論、封裝級測試放量瓶頸、MS／UBS 的 Insertion 1–5 設備商矩陣）。

CPO 在系統中的應用

圖說：CPO 與 CPC 在 AI 資料中心系統中的部署示意；scale-up 採 CPO（最高頻寬 / 最低功耗）、scale-out 採 CPC / pluggable（部署彈性 / 維護便利）。2026-2028 ASIC golden window 同時支援兩者。來源：活動_穎崴_CPO論壇簡報_20260514

CPO 主要平台：TSMC iOIS / COUPE 2.0 / iFAU / D-FAU

詳細技術參見 技術_COUPE。本次群益 2026/05/14 簡報（產業_群益_CPO_D-FAU供應鏈_20260514）揭露重點：

• COUPE 2.0 是台積電 iOIS（integrated Optical Interconnect System）的核心光引擎，與 CoWoS-S 整合 ASIC + HBM
• 採用 3D 堆疊 EIC（7nm FinFET）/ PIC（65nm SOI SiPh），PIC 面向下（face-down）以 SoIC-X 混合鍵合接到 EIC
• iFAU（integrated Fiber Array Unit） + D-FAU：將傳統 FAU 改為平面整合方案，搭配 Si microlens 與 Grating Coupler 表面耦合，提供 ±10 μm 對齊容差與 0.3 dB 耦合損耗
• 垂直 BBC（Broadband Coupler）：寬頻耦合器，三篇專利布局；可在廣泛波長上耦合光
• 技術_Meta-lens（合聖 AuthenX）：提供 ±18 μm 機械容差，是 CPO 商用化的關鍵元件之一；6789_采鈺（市） 與奇景光電以 Si microlens / WLO 12 吋半導體光學製程供應 COUPE 平台

NVLink CPO 三代演進（Latitude 2026-05）

來源：分析_AI光互連百億美元押注_20260525。NVIDIA scale-up（機架內 NVLink）的光化分三代推進，與 scale-out 節奏不同：

scale-up CPO 規模量產時點落在 2028 Feynman；2027 Rubin Ultra NVL576 是關鍵驗證節點，也是台廠 PIC 封裝與 fiber-array 展示量產能力的窗口。此處談的是 scale-up（機架內）光化時間線，與 供應鏈_Vera_Rubin_NVL72機櫃 的 scale-out（早已用 optical / AEC / CPO）不衝突。

圖說（NVLink 走向 CPO 的三代演進路徑）：Rubin NVL72/144（2026，全銅 no optics）→ Rubin Ultra NVL576（2027，scale-up 必須走光，CPO/NPO 必要）→ Feynman NVL1152（2028，NVLink8 CPO，scale-up 真正光化）。

NVL576 光模組頻寬倍數細節（永豐，2026-09-16）

Rubin Ultra 提供 NVL72 與 NVL576 兩種機櫃架構：

• NVL576：由 8 個 rack 互聯，中間沒有 switch rack；單一 rack 配置 72 顆 GPU 及 72 顆 switch 晶片——與 NVL72 相比，GPU 數量不變、switch 晶片數量倍增。
• 每顆 switch 搭載 4 顆 3.2T 的 OE（200G×16 條），相當於每顆 GPU 平均額外負擔 4 顆 3.2T OE 的頻寬（12.8T）。
• 世代對比：Blackwell 世代單一 GPU 對應 1 顆 800G transceiver；Rubin Ultra 世代單顆 GPU 對應 1 顆 1.6T transceiver；但 NVL576 架構下，為了 switch 互聯，每顆 GPU 又額外增加 4 顆 3.2T OE（12.8T 頻寬），整體光模組頻寬需求提升約 8 倍。
• OE roadmap：(1) 目前 4 顆 3.2T OE 搭配 switch chip；(2) 下世代 6 顆 6.4T OE，搭配 2 顆 switch chip 透過 CoWoS 整合；(3) 3008_大立光（市）佈局的 multi-row FAU 要到更之後（2028 年 Feynman）才會使用。
• QA 補充（GPU:OE 比例修正）：GPU 對應 OE 顆數先前口徑為 1:6，後修正為 1:4——原本美系 QT5 對 3 OE，後來 switch rack 沒有但 QT5 旁邊的顆數增加，所以從 1:6 變成 1:4；2028 年 Rubin Ultra 若出貨 10M 顆 GPU，對應約 40M 顆 OE（僅計 QT 部分，若再加上 Spectrum 32 OE、一年 10-20 萬台 switch，也是幾百萬顆規模的 OE），此推算僅針對 NVIDIA；Google 走 XPO、AWS 走 NPO 屬另外的需求，不計入此推算。

信心：分析師會議記錄（永豐投顧記錄，騰旭投資程正樺主講，2026-09-16），中信心（口語轉寫，數字未經公司正式規格文件核對）。

NPO 橋接架構

完整的 NPO 架構定位、市場節奏與台股供應鏈見 技術_NPO。

NPO（Near-Packaged Optics）是 CPO 的橋接架構：先過渡到 socket 近封裝，對封裝廠進入門檻較 CPO 低 → 是台廠首站。Broadcom 採 VCSEL-based 3.2T NPO（搭 400G EML/PD），面向 hyperscaler 短期可量產需求。到 2031 年可插拔仍是主流，CPO/NPO 只取代特定 segment，滲透速度取決於封裝良率與熱管理而非市場意願。

Ethernet Switch ASIC 升級節奏與 CPO 拐點

每代頻寬翻倍只花約 2 年；LightCounting 認定 CPO 在 204T 世代為「加速」滲透變量。

Broadcom 雙軌：CPO + NPO（拿單面最廣）

AVGO.US(broadcom) 不押單一路線：Track 1 CPO「North Star」——2025-10 Tomahawk 6-Davisson（業界首款 102.4T CPO 交換器）、2026-03 OFC Taurus 400G/lane optical DSP，roadmap 指向 204.8T；Track 2 NPO 橋接——VCSEL-based 3.2T NPO 搭 400G EML/PD。既有 ASIC 業務 + CPO/NPO 增量雙引擎，是最直接 CPO 受惠半導體大廠。

TH6-Davisson 光引擎組成細節（國泰證期，2026-09-01）：Tomahawk 6 單晶片交換容量 102.4Tbps，支援 100G／200G SerDes 及 CPO；其 TH6-Davisson CPO 方案由 16 個 6.4T 光引擎組成，每通道 200Gbps，並已著手開發每通道 400Gbps 的第四代 CPO。同期 NVIDIA Vera Rubin 平台導入 Spectrum-X Ethernet Photonics，將 CPO 直接整合於交換器 ASIC 封裝，200Gbps SerDes 方案已進入量產，主要訴求為降低功耗、提升可靠度及支援百萬顆 GPU 規模的 AI 叢集（來源：研究_PIC光子晶片戰役_國泰證期_20260901，2026-09-01，fact，中高信心）。

圖說（Broadcom CPO + NPO 雙軌並行策略）：Track 1 CPO——Tomahawk 6-Davisson 102.4T CPO、OFC 2026 Taurus 400G/lane DSP，roadmap 指向 204.8T；Track 2 NPO——VCSEL-based 3.2T NPO 搭 400G EML/PD，面向 hyperscaler 短期量產需求。

CPO 競爭排序（Latitude 2026-05）

1 NVIDIA（需求牽引 + 架構控制）｜#2 AVGO.US(broadcom)（可量產 merchant optics 廣度）｜#3 MRVL.US(marvell)（下一代 scale-up / photonic fabric 選擇權）｜#4 CRDO.US(credo)（可落地可維運的高可靠互連，最被低估）。最被高估＝純 CPO 敘事（忽略雷射可靠性、液冷維護、fiber attach 良率、現場維修與多供應商互通）。市場常見誤判：把 NVDA 當唯一受惠（低估 AVGO/MRVL 增量）、把 CPO 當 2026 事件（實為 2027+ ramp）、把測試設備當小眾（實為高確定性訂單）。詳見 分析_AI光互連百億美元押注_20260525。

市場趨勢與挑戰

圖說：CPO 市場趨勢與挑戰摘要。NVIDIA 訊號：1.6T CPO 在 million-GPU 規模省 180MW、Spectrum-X 5× 效率 / 2 Tb/s / 10× 可靠度、CPO + 銅線分層共存。未來趨勢：scale-up 為主戰場、共存 → 擴展 → 主流、ELS 架構 / DSP-free 設計。核心挑戰：熱與良率（一點 defect 毀整顆封裝）、可服務性（運維 SOP 重建）、標準與成本（生態尚不成熟）。來源：活動_穎崴_CPO論壇簡報_20260514

xPO BOM 與 TAM（已拆頁）

→ 申万宏源 1.6T EML vs 矽光成本拆分、速率路徑、xPO 方案對比（XPO/CPC）、TAM 預測與 BofA FAU TAM 詳見 分析_xPO全景與BOM拆分_申万宏源_20260630。

2026-06 SemiAnalysis：CPO 預期重設

報告_SemiAnalysis_800VDC與CPO延遲_20260608 對 CPO 的重要修正是「時程與量產經濟性」，不是長期方向反轉。報告認為 2027 年 scale-out CPO switch 預期偏 aggressive，Street 對 2027 年 70-100k+ 台 CPO switches 的模型假設，和目前 system-level integration / yield pace 不匹配。

這個修正會改變受惠順位：短中期更有利於 AEC / copper（CRDO.US(credo)、Amphenol、SMTC.US(semtech)、MTSI.US(macom)）、可插拔 transceiver / DSP（MRVL.US(marvell)、Innolight、Eoptolink、Tower、STMicro、Astera Labs）與 CPO 測試設備；純靠 CPO volume 估值的 LITE.US(lumentum)、HIMX.US(himax)、Coherent、Applied Optoelectronics 需降低 2027-2028 量產假設。

2026-07-13 續篇「NPO Takes the Baton」（報告_SemiAnalysis_NPO光互連接棒_20260713）把上述論點落到系統採用層面，對 CPO 的增量判讀：

• 定義收斂：OE 在 ASIC substrate 上＝CPO（可插拔者稱 Pluggable CPO，如 NVIDIA Quantum CPO 的 3× 1.6T OE 可插拔組件）；OE 在自己基板、socket 上板＝NPO。差別不在可否插拔，在是否落在 ASIC substrate。
• NVIDIA 良率問題外溢 scale-up：OE 產出與 fiber attach 問題若持續，不只 scale-out CPO switch，連 VRU NVL576 8-rack scale-up 都可能改走 NPO 備援（200G/400G PAM4＋DWDM）、甚至砍掉跨 rack 光學方案沿用 Oberon 到 Feynman；NVIDIA scale-out CPO switch 前面板將全面改用更密的 MMC 連接器（棄 MPO）。
• 毛利結構是採用障礙：固定式 CPO 意味 switch/ASIC 廠對 OE＋FAU 組件抽取約 70% 毛利堆疊（第三方可插拔 OE 約 30–40%），Meta 推 NPO switch／OCI-MSA 開放規格正是為了拆掉這個結構。
• 能效階梯：DR Optics CPO 的 OE＋ELSFP 約 5–6 pJ/bit；技術_OCI-MSA（50G NRZ、interposer）可低於 3 pJ/bit，但 lock-in 更深、時點 2030 級別。
• 長線仍屬 CPO：NPO 佔 2028–29 OE 出貨 60–70% 後，2030 年 CPO 反超（55.9mn vs NPO 25.2mn 顆 3.2T 等效）；Meta 於 OFC 2026 揭示的可靠性數據（CPO 非可維修組態 MTBF >20M device hours vs 2×400G FR4 pluggable 0.71M）支持 CPO 的長期方向。詳見 分析_NPO接棒光互連主軸_SemiAnalysis_20260713。

投資觀察與台廠供應鏈

四家技術排序：#1 NVDA.US(nvidia)、#2 AVGO.US(broadcom)、#3 MRVL.US(marvell)、#4 CRDO.US(credo)。低估的是 Credo 從 AEC / ZeroFlap optics 切入 PIC 的高 Beta；高估的是只看 CPO 名詞、忽略雷射可靠性、液冷維護、fiber attach 良率與現場維修的純敘事。

2024-2026 全球光通訊 M&A 浪潮：Celestial AI / Rockley 收購（2024-11）、Nokia / Infinera（2025-02）、AMD / Enosemi $5.5M（2025-05）、Marvell / Celestial AI $2.3B（2025-12）、Credo / DustPhotonics（2026-04）、Marvell / Polariton（2026-04）。Hyperscaler / IC Design 入股光通訊：Google Ventures → Lightmatter、Cisco / NVIDIA → Xscape、AMD / Intel / NVIDIA → AyarLabs、MediaTek → AyarLabs $90M、NVIDIA → Lumentum $2.0B、NVIDIA → Coherent $2.0B。CPO 已是國際 IDM / IC Design / Hyperscaler 的共同戰場。

智璞產業趨勢研究所：時程定調、TAM、四環節與難做/難測（林偉智，2026-09-21）

智璞產業趨勢研究所執行副總林偉智於永豐證券專家分享會的演講。數字以投影片原檔 報告_永豐_智璞專家分享會_矽光子與CPO趨勢_20260921 為準；同場聽講筆記 memo_CPO_智璞供應鏈論壇_20260921 有多處數字轉寫落差（見下方 callout）。

• 「元年」≠ 放量：2026 是 CPO 出貨元年（商轉與驗證起點）；2027 是「驗證系統年」（3.2T 以 200G/lane×16 做，可插拔與 CPO 版本同時驗證），2028 起才是「驗證財報年」。400G/lane（448G SerDes）是分水嶺：3.2T 可插拔模組功耗估 40–60W，超過 OSFP-XD 40W 散熱上限，CPO 由「可選」轉「必要」，約 2028–2030。public_info／thesis，中信心。
• CPO 出貨（高盛 2026-09 口徑，光引擎顆數）：2026E 72 萬顆 → 2027E 852.8 萬顆（11.8×）→ 2028E 1,625.2 萬顆（+91%）；800G 以上滲透率 1% → 6% → 9%，可插拔 2028 仍占 91%。若以每台 CPO 交換器約 72 顆光引擎（Quantum-X Q3450）回推，2026 約當 1 萬台交換器。analyst，中信心。
• 採用三階段：Phase 0 scale-out CPO（2026 起，CPO 含量 1×）→ Phase 1 inter-rack scale-up（2027–28，一個 scale-up 域＝8 櫃，約 5×，高盛以 NVL576 scale-up 光引擎:GPU＝4.5、scale-out＝0.9 推估，NVIDIA 未揭露）→ Phase 2 intra-rack scale-up（2028 以後，含量最高）。
• NVIDIA 光通訊戰略投資合計 US$65 億：Lumentum US$20 億（2026-03-02）、Coherent US$20 億（2026-03-02）、Marvell US$20 億（2026-03-31），另 Ayar Labs US$5 億；分別對應光源、矽光平台、互連架構與技術整合。

  [!note] 原「US$0.5–0.6 億」待查證已解除 聽講筆記記為「約 0.5–0.6 Billion」，投影片原檔（p8）為三家各 US$20 億＋Ayar Labs US$5 億，與本頁下方 M&A callout 的 NVIDIA→Lumentum/Coherent 各 US$2.0B 一致；筆記為轉寫誤差。

• AI 光連結 TAM：2025 年約 US$180 億 → 2030 年 US$900 億以上（CAGR 約 40%，BofA／Lumentum 2026-09）；2030 年 Scale-out 約 55%、Scale-up 約 45%，Scale-up 為淨增量。頻寬倍數以 Scale-Across 為 1×，Scale-Out 10×、Scale-Up 100×、Scale-In（封裝內）1,000×。（聽講筆記誤記為「20 幾億→近 100 億」。）與本頁 CPO 專屬 TAM（元大／Yole 2030E US$81 億）口徑不同，不直接可比。
• 1.6T 各架構功耗：Full DSP 可插拔 20–25W、LRO 15W、LPO 4–10W、NPO ≈8W（Marvell 1.6T 光引擎 <5 pJ/bit 換算）、CPO 3.5–5.4W（Broadcom 宣稱）。NVIDIA 口徑每顆 GPU 約 6 顆可插拔模組×30W＝180W，其中雷射約占三分之一；25 萬顆 GPU 叢集光模組耗電 45MW、100 萬顆達 180MW。1.6T 可插拔功耗拆解：DSP/SerDes 10–14W（~50%）、雷射驅動/調變器 4–6W（~20%）、TIA+PD 2–3W、電源管理 2–3W。
• CPO 四大環節產值占比：OE 55–70%（每台交換器 8–128 顆）、ELS 15–30%（每台 16–64 個）、FAU 5–15%（每台 8–128 個）、Shuffle Box 2–8%（每台 1 套）；業界估算。與 技術_FAU 的 BofA 口徑（OE 40–55%／ELS 10–15%／FAU 5–10%）方向一致、區間略有出入。
• GC vs EC：GC 每纖 1–2 λ、對準容差約 ±10 μm、晶圓級易測、通道可多列堆疊；EC 每纖 8–32 λ、次微米級容差、耦合效率 70–80%、單列且側邊寬約 6 mm（住友：單列單模約 40 通道封頂）。台積電 COUPE-GC 內嵌矽微透鏡損耗 0.3–0.5 dB。晶圓代工平台比較見 技術_SiPh。
• 難做（良率）與難測（測試）：整體良率＝單點良率的 N 次方（95% 單點 × 16 通道僅 44%、×32 通道僅 19%）；測試瓶頸在 Insertion 2（OE 晶圓雙面探測），細節見 技術_CPO測試、光耦合三路線見 技術_光耦合。
• 地緣政治：管制從「查品牌」轉向「查供應鏈」：FCC 供應鏈安全審查提案（2026-08-07 刊登聯邦公報）將光收發模組納入 HBOM／SBOM 揭露，並研議美國來源零組件占比 65%、2029 年後 75% 的生產地門檻；台廠優勢在非中替代與可追溯性，風險在 InP 基板高度集中。

圖說：高盛 CPO 光模組出貨柱狀圖（2026E 720／2027E 8,528／2028E 16,252 千顆）與滲透率表（1%／6%／9%）。來源：報告_永豐_智璞專家分享會_矽光子與CPO趨勢_20260921，智璞產業趨勢研究所整理，2026-09-21

圖說：1.6T 各架構功耗橫條圖（Full DSP 20–25W／LRO 15W／LPO 4–10W／NPO ≈8W／CPO 3.5–5.4W）與每顆 GPU 180W、<5 pJ/bit 卡。來源：報告_永豐_智璞專家分享會_矽光子與CPO趨勢_20260921，2026-09-21

CPO 出貨量與滲透率：另兩組估算（福邦／群益，2026-09）

• 福邦（報告_福邦_矽光子CPO產業_202609，2026-09）：CPO 光模組出貨量 2027 年起明顯成長，2030 年達約 6,000 萬顆；滲透率由 2027 年 11% 提升至 2028 年 19%、2030 年 38%。

圖說：福邦預估 2026-2028 年 Scale-out／up 光引擎（OE）數量堆疊柱狀圖（千顆），分 Scale-out OE（CPO，深色）與 Scale-up in-rack OE（NPO，淺色），2028 年合計約 35,000 千顆。來源：報告_福邦_CPO設備趨勢與台廠_202610，福邦投顧研究部，2026-10

圖說：CPO 交換機價值鏈流程圖，PIC Wafer／EIC Wafer→OE Wafer→OE Die（紅框標示）→CPO ASIC→CPO System，對應上文 OE 占整機 BOM 約 43% 之敘述。來源：報告_福邦_CPO設備趨勢與台廠_202610，福邦投顧研究部，2026-10

圖說：OE 成本結構拆解圓餅圖，PIC 11%／EIC 17%／SoIC 14%／Package+Testing 59%；右圖再拆解 Package+Testing 為 Package 10%／Testing 75%／Others 15%。來源：報告_福邦_CPO設備趨勢與台廠_202610，福邦投顧研究部，2026-10 - 群益／IEK（報告_群益_光通訊成長趨勢專題_20260923，2026-09-23）：矽光子光模組市場 2026 年規模 107.2 億美元、可插拔占比約 94%；2030 年 CPO scale-out 滲透率提升至 10.6%、CPO scale-up 提升至 22.1%，原因是 AI 資料中心對低功耗、高頻寬、高密度互連需求增溫。IEK 並拆分 CPO 導入時程：2025-2026 年以 scale-out 為主（傳輸距離 >10 公尺，可延伸至 1-2 公里）；2027 年起強化 scale-up 架構，傳輸距離縮短至 10 公尺以下但頻寬密度、功耗、延遲要求更高。 - MS（報告_MS_CPO測試與封裝供應鏈_20261008，2026-10-08）光引擎出貨假設上修：實際 OE 出貨 2026E 0.39M、2027E 17.7M（前 7.8M）、2028E 73.9M（前 48.6M）；TSMC 平均 PIC 產能 0.5／8／20 kwpm（前 0.5／10／25），但 SoIC 良率假設升至 95%、下游組裝良率 20%／30%／50%；17.7M 顆足以支援至少 5k 台 Rubin Ultra NVL576 等效機櫃（每櫃 2,304 顆 scale-up＋768 顆 scale-out OE）。MS 同報告指出，NVIDIA Quantum-X Photonics 約 2026 年初出貨、Spectrum-X Photonics 2026 年 8 月全面量產，scale-up CPO 首見於 Rubin Ultra NVL576（2H27）、Feynman（2028）放量，並預期中國 AI 系統 2027 年起以 NPO 先於 CPO（見 技術_NPO）。 - 三組估算（本頁智璞／高盛 1-9%〔2026-2028〕、福邦 11-38%〔2027-2030 整體〕、群益/IEK 10.6-22.1%〔2030 拆 scale-out/scale-up〕）統計口徑互不相同（全出貨 vs 整體滲透率 vs 拆場景滲透率），方向一致（2026 早期、2028-2030 加速），數字不強行調和、並列供參。

圖說：CPO 出貨量預估堆疊柱狀圖（LPO/LRO、CPO、NPO 三類，2026-2031），標示各年度總量 3M/10M/32M/63M/112M。來源：報告_福邦_矽光子CPO產業_202609，福邦投顧，2026-09

Nvidia CPO switch 出貨量：GF 第四組估算＋Largan 分歧評等（GF Securities HK，2026-09-29）

報告_廣發香港_CPO與NPO_20260929 接續其 8/17 CPO/NPO 報告，對 Nvidia scale-out CPO switch 出貨給出季度拆分的新估算：4Q26 15k → 1Q27 16k → 2Q27 30k → 2027 全年 100k 台。判斷依據：Nvidia 於 8/14 宣布 Spectrum-X CPO switch 已進入量產，台積電已擴充 CPO 測試/檢測產能（新增 Insertion 2/3 設備），FAU 等關鍵零組件良率（含 multi-plug/unplug 良率）持續改善，系統層級整合最快 9 月初即可在無塵室進行。與本頁既有 ML（報告_ML_FAU光纖陣列CPO_20260714，2026-07-14）「14k/52k/190k/685k/1,442k units 2026-30E」為不同機構、不同時間點的估算口徑，兩者皆為年度／季度數字混雜、不強行加總，並列供參。

Feynman（QM6）新細節：GF 指出 Feynman 世代（2028）同步開發 CPO 與 NPO 兩種版本；封裝端可見度顯示 CPO 版採 QM6 搭配 6 顆 6.4T OE，與本頁「NVLink CPO 三代演進」表格既有「Feynman NVL1152：NVLink8 CPO」判斷方向一致，補上 QM6／6.4T OE 的具體規格對應（analyst，中信心）。

光引擎封裝的兩道真正卡點：翹曲與光口污染（MS CIOE，2026-09-13）

MS 在 CIOE 的核心技術收穫，是把「光引擎封裝難在哪」講到具體：翹曲（warpage）與光口污染（optical-port contamination），且兩者都會隨 OE 尺寸與複雜度放大而更嚴重。

圖說：CPO 結構剖面與三道貼合站的對位精度——① EIC on PIC 用 SEMI Hybrid Bonding 與 TCB 方案，精度 ±200nm 至 ±2µm；② 光引擎上基板用 SEMI Flip Chip Mass Reflow，精度 ±5µm；③ FAU 與微透鏡貼附用 SEMI AMICRA，精度 ±500nm 至 ±1µm。來源 © Morgan Stanley（2026-09-13）。

圖說：對照組——可插拔光收發模組的四道貼合站與精度：① DSP 與被動元件 SMT SIPLACE，±25µm；② TX/RX 貼附 SEMI High-End Photonics，±2–3µm；③ 晶片上 submount 組裝 SEMI AMICRA，±3µm；④ 電／光配件 SEMI Photonics，±5–15µm。與 CPO 相比，精度要求相差一到兩個數量級。來源 © Morgan Stanley（2026-09-13）。

USI／EugenLight 的 ELSFP：USI（環旭電子）旗下光子子公司 EugenLight 在 CIOE 展出外部光源模組（ELSFP），8 通道約 12W、每通道 >23dBm 光輸出。MS 認為功耗效率會隨光 I/O 規模擴大、系統功耗預算收緊而愈發關鍵；更重要的是，把雷射光源移出運算/封裝環境可提升系統整體可靠度，因此 ELSFP 是往 NPO 乃至 CPO 遷移的策略性積木。USI 的光模組業務先前爬坡不如 MS 預期，但在 ELSFP 上沒有落後——客戶 design-in 與量產爬坡是接下來的觀察點。

CPO 對高階 CCL 需求的衝擊：五項卡點決定時間表（MS，2026-09-17）

2026-09-17 台光電（-7.7%）與台燿（-6.7%）因 CPO 疑慮重挫，同日大盤 +0.8%。MS 當日 note 對「CPO 何時真的會壓縮高階 CCL 需求」給了一個可操作的判準（報告_MS_CPO對高階CCL需求影響_20260917）：

• 機制成立：OE 與 ASIC 共同封裝會縮短原本必須橫跨 PCB 的高速電訊號路徑，確實可能降低對超低 Dk/Df 高速 CCL 的需求。
• 但時間被五項卡點拖住，而且這五項在 scale-up 架構上特別嚴重：成本、製造良率、可靠度、可維修性（serviceability）、熱管理。其中「可維修性」是少見被單獨點名的一項——CPO 把光引擎焊進封裝後，故障的光模組無法像可插拔光模組一樣現場更換，這是資料中心營運方的實際顧慮。
• MS 結論：2028 年之前，整個 AI 系統的 CCL 用量出現廣泛性下修的風險有限。

這條判準與 技術_CCL材料 記錄的騰旭／MS 兩套推理鏈並列使用：要判斷 CPO 何時開始侵蝕 CCL，追這五項卡點的解法進度，比追 CPO 出貨量更直接。

CPO 瓶頸盤點：雷射之外的新瓶頸是 FAU 耦光設備與 CPO 測試（同業研究觀點，2026-09-21）

同業研究筆記（信心中，單一觀察）整理 AI 投資人「尋找下一個瓶頸」的視角，CPO 端有多重瓶頸：

• 雷射產能：已傳很久的舊瓶頸。
• FAU 耦合技術（設備）：新出現且討論度最高，對應 6187_萬潤（櫃）、6706_惠特（市）、4573_高明鐵（興）（設備比較見 分析_CPO耦光對位設備比較、技術_FAU）。
• CPO 測試：新出現且討論度最高，不同環節對應 6223_旺矽（櫃）、6515_穎崴（市）、7769_鴻勁精密（市）、2360_致茂（市）（見 技術_CPO測試）。
• 限縮條件：該名單對應的是瓶頸，不一定對應最大漲幅或最強爆發力；價值累計也可能出現在其他能正常放量的產業（如散熱、CPU）。

來源：memo_AI瓶頸觀察_美國投資人回饋Citi_20260921

量產狀態與可靠度實測口徑（OCP 2026，2026-10）

NVIDIA 自述 Spectrum-X CPO 已量產：兩場口述（Gilad Shainer、Spectrum-X 多平面光學）稱 Spectrum-X CPO 交換器採微環調變器（MRM）光引擎、3D 堆疊矽光引擎、基於 TSMC CoWoS／COUPE 流程、高效率外部雷射與可拆光纖連接器，「目前已量產、已開始出貨」，32 顆 CPO 引擎全部焊死；相較可插拔離散元件減至 1/4、功耗降 5 倍、MTBI 提高 10 倍（口述，引 Meta 簡報與數億小時實績）；scale-out 光網路耗電約占運算近 10%；Spectrum-6（102.4T）為 Meta 本週宣布，Spectrum-6 亦提供全 OSFP 可插拔版本；Vera Rubin NVL72 運算 tray 仍有 8 個 OSFP；NVL576 CPO 2027（字幕）。CPO 與可插拔、NPO 並存，CPO 用於 AI 工廠內，出工廠用可插拔（video_OCP2026_NVIDIA_GW級AI工廠網路_20261015、video_OCP2026_NVIDIA_SpectrumX多平面光學_20261015，2026-10）。

CPO 比 NPO 更晚：NVIDIA 明後年以 NPO 為主（光通訊專家會議，2026-11-02，⭐⭐）：專家判斷 CPO 目前狀況比 NPO 更晚，NVIDIA Spectrum＋Quantum 兩條 CPO 交換器線合計約 10–15 萬台（專家原話未標年份），待 GTC 後技術路線才會更明朗；NVIDIA 在 Rubin Ultra 的三種方案（銅線／CPO／NPO）中，明後年仍以 NPO 為主導，CPO 散熱與量產可靠性短期難以全面落地（Rubin Ultra Switch Tray 的 NPO 架構與 288 顆 OE 配置見 技術_NPO）。調變器層面，NPO／CPO 場景（尤其 scale-up 短距）多半傾向「slow and wide」（多通道慢速寬排列），技術_TFLN薄膜鈮酸鋰 用在 NPO／CPO 的時點更晚，TFLN 仍以高頻寬（單波 400G 以上）場景為主。

Broadcom CPO 世代時間軸（Broadcom 簡報）：2022 TH4 Humboldt 25.6T、2024 TH5 Bailly 51.2T（皆 100G/lane）、2026 TH6 Davisson 102.4T（200G/lane）、2028 第四代；稱「超過 1M 裝置小時 0 次 link flap」、可靠度較可插拔提升 10 倍（廠商自述）。TH6-Davisson 夥伴圖：FAU＝Corning、Twinstar；ELSFP＝Eoptolink、O-Net、TFC、FIT、Source Photonics、Aperion、Ligent；製造＝TSMC、SPIL；機櫃單元＝Celestica、nexthop.ai、Micas、HPE、Supermicro、Jabil、Delta、QCT。圖上皆為 logo，不等於訂單；眾達-KY 不在 ELSFP 夥伴圖上（庫內將其歸 Broadcom 陣營屬市場點名，非 OCP 證據）（報告_OCP2026_Broadcom_CPO與OCI_20261015，2026-10）。

Meta CPO 實測：Phase1／Phase2 對照（對照組為可插拔 Minipack3；報告_OCP2026_Meta_CPO從51.2T到102.4T_20261015，2026-10）：

ELS 模組故障根因為雷射驅動 SMT 零件，已改設計並驗證；光纖／連接器占 11%／17%。中斷判準為單一 UCW；pre-FEC BER 不能預測鏈路健康（CPO 平均 BER 約 9e-8 反比 FRO 約 1e-9 差，故障率仍較低）。102.4T 目標：1.5OU、64 埠、16 個 ELSFP、100% 液冷、光學省電 60%、500m；有 POC 實機，量產時點未提；Meta 稱 NPO 在 200G/lane 省電與 CPO 相當，448G/lane 線性驅動失效需 retimer。

可靠度口徑對照（MTBF／MTBI／ALIR／每月中斷比例，互不相通，禁止混表）：

Meta 對可插拔基準有 0.55M（OCP 2025）、0.71M（OFC 2026）、0.72M（OCP 2026）三版，引用須標年份與版本；OFC 2026 的「Phase1 1.47M、扣 SMT 8.2M」與本次 Phase1 1.85M 樣本截止點不同。Oracle 視角則是現場誤插與污染（90% L1 鏈路失效、97% 模組更換），Microsoft／Marvell 談 flap 與爆炸半徑，視角不同非矛盾（見 技術_NPO、技術_LPO）。

機櫃級 CPO 例：緯穎×Ayar Labs 機櫃架構為 32 托盤／64 ASIC／>800 TB/s（展示階段，見 技術_ELSFP）；Meta 光學背板僅原型。

開放問題：2026-10 OIF 啟動兩個 448G 電氣介面提案，PAM4／PAM6 尚未收斂；448G 損耗表與 OIF 口徑一致（技術_CPO測試 亦同）。

觀察重點

1. NVIDIA Quantum-X / Spectrum-X / Rubin Ultra 等 CPO 平台量產時程，是否如期落在 2027 後形成放量
2. TSMC COUPE 2.0 良率與 iFAU / Meta-lens 等關鍵零組件供應鏈完備性
3. 旺矽 CPO Insertion 2（3Q26）/ Insertion 3（4Q26）客戶驗證進度，及 2027 量產訂單能見度
4. 穎崴 HyperSocket-LF / Hyper-Liquid 認證進度，對應大封裝 + > 4,000W 熱密度
5. Glass Substrate 是否真在 2.5D / 3D CPO 階段取代 Organic 載體
6. 448G 規格（PAM4 / PAM6 / PAM8）選擇是否由 IEEE / OIF 收斂；ELS 架構是否成主流
7. 2026-2028 CPO + CPC 共存期內，hyperscaler 部署比例（CPO scale-up : CPC scale-out）
8. 領導 CPO 方案商是否用 bundled sales 綁售 CPO switch，帶動 scale-out network 提前採用
9. CPO PIC die 面積放大後，技術_Photonics_SOI晶圓 是否接續 技術_InP磷化銦 成為 2027F 後的材料瓶頸

相關技術

• 技術_CPO測試（本頁拆出：Test Flow、四大瓶頸、四階段測試方法論、放量瓶頸）
• 技術_CPO光連接器（可拆式光連接器五路線）
• 技術_InP磷化銦（EML / CW 雷射材料，CPO 光源端上游瓶頸）
• 技術_Photonics_SOI晶圓（SiPh PIC 平台，CPO PIC die 面積放大後的材料瓶頸）
• 技術_TIA（CPO 接收端核心元件；LPO 架構下技術要求質變；CPO OE content 計算）
• 技術_LPO（LPO 是 CPO 的前哨站：移除 DSP 的插拔式光模組；800G/1.6T 當前主流）
• 技術_SiPh（矽光子，CPO 的光子整合平台）
• 技術_CPC（CPO 共存的 co-packaged copper / copper scale-out 路線）

ODM 廠 CPO 生態系整合（Computex 2026，Goldman Sachs）

Computex 2026（2026-06-02）揭露，6669_緯穎（市） 已建立 CPO 生態系夥伴關係，並展示機架等級 CPO 整合方案：

• Ayar Labs 光學引擎 + ELSFP 外部光源整合進緯穎機架架構
• Browave（3163_波若威（櫃））：WDCM / FBG 光通訊被動元件合作夥伴
• FOCI、Senko：其他光纖耦合 / 連接器合作夥伴
• 緯穎 6kW 雙面液冷方案（Diamond Composite 微通道）支援 ELS 雷射穩定輸出，解決 CPO 在高功率 AI 系統下的熱管理挑戰

此為台灣 ODM 廠商（而非僅設備 / 元件廠）主動建立 CPO 生態系夥伴、落地機架等級整合的具體案例。

2317_鴻海（市） 亦於 Computex 2026 展示 ELSFP（CPO 交換器外部光源）與 1.6T 光模組等 CPO 光學元件，展現 EMS 廠垂直整合光學零組件的趨勢。

Scale-Up CPO：打破機架孤島（2026-06-18 研討補充）

來源：memo_CPO_ScaleUp光互連_20260618

圖說：Scale-Up CPO 下 ELS 架構——外部雷射源（ELS）透過 pluggable 模組提供 CW laser，再以保偏光纖送入 OE 調變（來源：CPO Scale-Up 研討）。

圖說：FAU 耦合方式演進——市場主流逐步從 Edge Coupler 轉向 Grating Coupler（GC），GC 製程與組裝容差更優，Broadcom 亦在跟進（來源：CPO Scale-Up 研討）。

圖說：OCS（Optical Circuit Switch）在 AI 資料中心的定位——引入 OCS 取代傳統電子交換機，突破傳輸延遲與能耗瓶頸（來源：CPO Scale-Up 研討）。

為何需要 Scale-Up CPO

• 機架孤島問題：跨機架網路協議延遲與頻寬限制，無法支援跨機架張量平行（TP）計算，算力呈現「機架孤島」狀態。
• 銅線瓶頸：當單通道頻寬邁向 200G/lane 以上，銅線傳輸距離急速縮短；即使使用主動電纜（AEC）也難以維持機架內連線，且功耗龐大。
• 效能落差：機架內 GPU 間頻寬（~7.2 TBps）vs 跨機架頻寬（~0.8T），落差約 9 倍；導入 Scale-Up CPO 可讓跨機架頻寬接近機架內等級。

Scale-Up CPO 的 5 倍效應

• 純 Scale-Out（TOR 裝 CPO）：整個機架光學元件數量有限。
• Scale-Up + Scale-Out 都用 CPO：光學元件（OE / FAU / ELS）總用量約放大 5 倍，對應市場模型中 Scale-Up CPO 量約為 Scale-Out 的 3 倍。

OCS 崛起

引入 OCS（光路由交換，Optical Circuit Switch）取代傳統電子交換機，突破傳輸延遲與能耗瓶頸。Google TPU 架構已成功結合 OCS 支撐 Gemini 模型，未來 OCS 在 AI 資料中心的普及程度高度可期。

• OCP 2026 觀察（MS，2026-10-13）：OCP 展示 64 顆 PU 的 CPO 機櫃，顯示加速器間直接光連結漸近；200G/lane 電通道逼近物理極限，光學 scale-up 對客製 PU 更重要，但可插拔光學因可維修性與成本，仍保有 scale-out 的出貨量領先，封裝良率、光纖對位與可靠度仍是商轉挑戰。來源：報告_MS_OCP峰會2026_20261013
• OCP 2026 Day 3 光子學日（MS，2026-10-15）：被問採用 CPO 或 NPO 時幾乎所有發言方答「兩者都會」；MS 轉述場上說法，CPO 故障 83-85% 來自 ELS（外部雷射源）、11-17% 來自光纖／連接器，灰塵髒污亦常見；光銅分界上，Full Optical Pod 瞄準 >576 顆加速器的 scale-up，72-576 顆間光銅並存。細節見 技術_NPO。來源：報告_MS_OCP峰會2026光通訊_20261015

D-FAU 良率關鍵

目前 GC 耦合的 FAU 是製造瓶頸之一——後端封裝極易導致光纖斷裂，可替換的 D-FAU（Detachable FAU）被視為拉升良率與降低沉沒成本的關鍵。未來趨勢：導入微光學元件來放寬 FAU 製作公差，並輔以主動對準（AA）最佳化耦合。

產業擴產與 Lightmatter 補充（2026-06）

報告_TrendForce_Lightmatter論壇_20260601補充 Lightmatter 對 SiPh 異質整合封裝與測試的觀察：CPO / SiPh 的瓶頸不只在 PIC 設計，還包括光學 I/O 封裝、測試流程、供應鏈協同與台灣封測 / 基板 / 測試生態的落地能力。這與本頁 Scale-Up CPO 的判斷一致：光學引擎放量後，良率、測試與封裝節拍會成為投資主線。

報告_開源_光互聯產業鏈擴產潮鍵結設備_20260621則從產業周報角度指出，CPO / NPO 雖可能到 2028-2029 年才明顯加速，但 Coherent、Nokia、JX、IQE / Tower、東山精密等擴產已覆蓋 InP 基板、磊晶、光晶片、封測與模組，顯示 AI 光互連資本開支正向上游瓶頸移動。

ECTC 2026 封裝級光互連（SemiAnalysis 2026-07-02）

Marvell OMIB（局部內嵌光橋，來自收購 Celestial AI，1.8Tbps/mm²、EAM 路線）與 Lightmatter Passage M1000（全光子中介層，磁性夾具壓平翹曲後組裝良率 >95%、680W 熱驗證）首次揭露封裝級細節；SemiAnalysis 判斷近期最可行仍是垂直堆疊光引擎（如 TSMC COUPE）。此為獨立深度主題，完整架構、熱數據與 EAM vs MRM 之爭見 技術_光子中介層。

國泰講座：2.5D CPO 量產與 Broadcom／NVIDIA 路線（2026-10-29）

來源：memo_國泰證期_先進封裝HBM矽光子技術解析_20261029（講座 Memo，講者口徑）

• 為何走 CPO：銅線傳輸速度與損耗不及光纖，資料中心機櫃外已以光纖為主；可插拔光收發器於 1RU 交換器僅 32 個插孔，CPO 將光纖延伸至伺服器內部載板封裝，可增加光纖數量與頻寬並縮短銅線距離。
• 形態與節奏：目前量產以 2.5D CPO 為主（台積電、NVIDIA、Broadcom），陸廠多採 NPO／OBO；3D CPO（光子引擎與交換器晶片直接封裝）屬下世代。今年交換器頻寬標準為 102.4 Tbps。
• Broadcom（講者）：2022 年推出 25.6 Tbps CPO 模組並與騰訊建置系統，2023 年推出 51.2 Tbps Tomahawk 5，2025 年推出 102.4 Tbps Tomahawk 6；以出模組為主，與鴻海、廣達等「電子六哥」合作。
• NVIDIA（講者）：模組與系統兩邊做，與台積電、矽品、鴻海、Coherent 合作，採台積電 COUPE 平台，推 Spectrum-X（Ethernet，102.4T 及 409.6T）與 Quantum-X（InfiniBand，115T）；講者認為系統價高、目前購買者應不多。
• 量產挑戰：光纖連接、維護測試置換、熱管理、整合複雜度與互通性；NVIDIA、Broadcom 正與電子六哥討論量產流程。講者認為台廠已建立完整矽光子供應鏈，可協助大廠制定產品規格與標準。

玉山：NVIDIA 光柵耦合垂直光路與 FAU 良率（2026-11-02）

• NVIDIA CPO 光引擎採光柵耦合垂直光路：光由外部傳入光纖陣列單元（FAU），經 45 度反射鏡轉向 90 度打入矽載板頂部矽微透鏡，進行準直與聚焦，再向下穿過矽載板抵達 PIC 上的光柵耦合，底部金屬反射層將漏光反射以減少損耗（玉山引 TSMC、上詮、Neofibo，2026/06）
• 玉山認為光柵耦合良率低，但可透過矽微透鏡把多排光束精準聚焦到晶片 I/O 並提升對位容忍度，不受晶片邊緣限制，仍為 NVIDIA 高密度互連首選；FAU 良率仍不及客戶量產要求，且光通訊產品尚未標準化、多家廠商進入研發，競爭激烈（玉山，2026-11-02；觀點）

圖說：左為 NVIDIA CPO 光引擎光柵耦合垂直光路剖面（FAU、45 度反射鏡、Si microlens、PIC 光柵，COUPE-GC）與實體剖面照；右為 FAU 樣品與組裝流程（V-Groove、Ribbon Fiber、研磨拋光）（玉山 p.23）。

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