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矽光子

更新 2026-10-29

定義

矽光子(Silicon Photonics,SiPh)利用 CMOS 相容製程在矽晶片上製造光學元件(波導、調變器、光偵測器、光柵耦合器等),將光電訊號轉換整合於晶片層級,是 CPO(Co-Packaged Optics,共封裝光學)的核心底層技術。矽光子晶片(PIC,Photonic Integrated Circuit)通常與 EIC(Electronic IC)共同封裝,構成光電引擎(OE Engine),再整合至 AI 交換器或伺服器機架中。

圖解

CPO_01

圖說:Scale-Up CPO 架構示意——光訊號在 CPU/GPU 旁的 OE 中即轉換,跨機架傳輸採光學路徑,大幅減少 O/E/O 次數並降低功耗延遲(來源:CPO Scale-Up 研討)。

CPO_02

圖說:NVIDIA 2026–2028 CPO 路線圖——Vera Rubin NVL576 採 optical scale-up,Rosa Feynman NVL1152 走 CPO-based optical scale-up(來源:CPO Scale-Up 研討)。

技術原理

功耗瓶頸驅動矽光子導入

AI 資料中心頻寬升級後,功耗成為傳輸的最大瓶頸:

  • 1.6T 時代:單一插拔光模組功耗約 5W,LPO 與 CPO 差距約 5W
  • 3.2T 時代:單一模組功耗可達 10W,LPO 與 CPO 差距擴大至約 10W,資料中心無法接受額外發熱,3.2T 以上世代幾乎必然走向 CPO

驅動力:去除 DSP(DSP 耗電高)、縮短光路、利用矽光子整合調變與偵測功能。

架構演進路線

可插拔模組(含 DSP)
    ↓(移除 DSP,降低功耗)
LPO(線性驅動可插拔模組)
    ↓(光電引擎移至 ASIC 旁,縮短距離)
CPO(共封裝光學)

互連距離分層

傳輸距離 應用架構 核心技術
遠距離(20m–2km) Rack-to-Rack(機架間) 矽光子 + 調變器(MZM/MRM/EAM)
中短距離(0m–20m) Board-to-Board(板對板) Micro VCSEL + Array-based OE
極短距離(<1m) Chip-to-Chip(晶片間) Micro LED 光互連

調變器(Modulator)技術比較

調變器類型 尺寸 優點 缺點
MZM(馬赫曾德) ~5,000 μm 線性度佳、PAM4 支援 體積大,占用 CPO 空間
MRM(微環形調變器) ~10 μm 體積極小,可高密度 WDM 溫度敏感(需 TEC 控溫)、頻寬窄
EAM(電吸收調變器,鍺矽) 50–100 μm 功耗低、損耗小 PAM4 線性度差

台積電標準 MRM 在損耗 <2 dB 限制下可用頻寬僅 ±1 nm;光循科技(工研院衍生新創)開發優化型微環,在 13 nm 頻寬下損耗 <2 dB,大幅降低溫度控制需求;下一代 EAM(鍺材料)預計 2029 年推出,可達單通道 400G 以上。

光耦合(Coupler)技術比較

耦合器類型 耦合損耗 優點 缺點
光柵耦合器(Grating Coupler,GC) 約 1.5 dB 可晶圓級測試(探針從上方射光)、製程容差大 波長敏感、Insertion Loss 高
端面耦合器(Edge Coupler) <1.0 dB 插入損耗低、頻寬寬 對準公差極低(<0.5 μm)、無法晶圓測試、浪費面積

市場主流趨勢:GC 逐步成為主流(製程與組裝容差優於 EC、可晶圓級測試)。Broadcom Bailly(TH5)官方明寫採「高密度邊緣耦合光纖貼附」量產;第三代 Davisson(TH6)改用 TSMC COUPE(平台同時支援 GC/EC),官方未揭露耦合型式,「轉向 GC」目前為市場說法待證(見 web_CPO光纖耦合方式_官方原文查證_20260929)。另 Edge Coupler 並非只能單通道,限制在一維排列與測試性。

CPO Scale-Up 架構與元件需求

CPO_03

圖說:Scale-Up vs Scale-Out 架構對比——導入 Scale-Up CPO 後,機架內每個 compute tray GPU 旁均裝 OE,光學元件總用量約為純 Scale-Out 模式的 5 倍(來源:CPO Scale-Up 研討)。

元件用量推算(Scale-Up CPO)

假設一個 compute tray 含 4 顆 GPU:

元件 GPU : 元件比例 4-GPU tray 用量
OE(光電引擎) 1 : 2 8 個
FAU(光纖陣列單元) 1 : 2(與 OE 一對一) 8 個
ELS(外部雷射源) 1 : 0.5(一個 ELS 服務 4 個 OE) 2 個

Scale-Up 對比 Scale-Out 的 5 倍效應

從純 Scale-Out(TOR 交換器裝 CPO)切換到「Scale-Up + Scale-Out 都用 CPO」,整體光學元件(OE/FAU/ELS)總用量約放大 5 倍。這是 ELS、FAU 供應鏈的結構性需求放量來源。詳見 供應鏈_CPO_D-FAU。

主要技術風險

CPO_04

圖說:基板選擇對光收發器影響——400G 以 GaAs(VCSEL)為主;800G DRFR 升級至 InP 基板,需求提升(來源:CPO Scale-Up 研討)。

  1. D-FAU 良率:GC 耦合的 FAU 是製造瓶頸,後端封裝易導致光纖斷裂;可替換的 D-FAU(Detachable FAU)是關鍵解方。
  2. 主動對準(AA)挑戰:目前高度依賴 AA 組裝;未來趨勢是導入微光學元件放寬 FAU 製作公差。
  3. 供應鏈重組:CPO OE 中的 E/PIC pair 引入新的先進封裝與測試需求,Fab 及 OSAT 將加入競爭。
  4. 量產時程:業界估計 CPO 大規模量產約在 2028 年,前期轉量產良率偏低。

台廠供應鏈映射

環節 廠商 角色
矽光子晶圓代工 2330_台積電(市)(目標:GlobalFoundries / TowerSemi 驗證後導入 TSMC) PIC 製程最終目標平台
12 吋 SiPho PIC 代工 2303_聯電(市) 取得 imec 12 吋 SiPho 授權,8 吋 → 12 吋量產 PIC 平台;客戶 Coherent / Celestial AI(未) / Hyperlight(未) / Sifotonics(未);光通訊營收估 2027 占 5–10%(FUNDA 2026-06-18)。量產進度(國泰證期,2026-09-01):聯電與 SILITH 已由新加坡 12 吋廠交付首批量產矽光子晶圓,1.6T 平台由開發到量產歷時 18 個月,累計出貨逾 800 萬顆 100G/200G 每通道 PIC;後續將開發 400G 每通道純矽光子及 TFLN 方案
PIC 薄膜製程 / WLO 6789_采鈺(市) 800G ROSA MicroLens 已量產(2025);1.6T 切入 PIC 薄膜製程,預計 2026 量產(群益 2026-06-22)
CW Laser / ELS 3081_聯亞光電(櫃)、2455_全新(市) 矽光子外部光源(CPO ELS 核心)
矽光子耦合 / ELS 封裝 6442_光聖(市) 光纖連接器、SiPh 耦合封裝
Si Micro-lens(WLO) 6789_采鈺(市) TSMC iFAU 用 WLO 光學件
天線 / 毫米波(延伸) 3491_昇達科(櫃) 矽光子邊緣場景射頻延伸觀察
聯亞合作(新創) 光循科技(工研院衍生) 矽光子調變器 + 耦合器 IP 新創;策略合作廠商含聯亞
矽光子檢測設備 7728_光焱科技(櫃) PIC 晶圓級光學檢測(Insertion 0/1/1.5),非破壞式高光譜成像定位光損;2026 年 1–8 月矽光子相關設備營收佔比達 17.2%(2025 年 4.2%)(元大法說,2026-09-17)

Micro LED 與 Micro-VCSEL 短距互連(國泰證期,2026-09-01)

Micro LED 與 Micro-VCSEL 可能用於更短距離、高密度的光互連場景(晶片間 <1m 等級,與本頁「互連距離分層」表一致);惟光源波段、耦合方式及通訊標準尚未定案,現有顯示用 Micro LED 產能不必然可直接轉為資料通訊用途(產業情境推估,中信心)。此觀點與既有 技術_MicroLED_CPO、供應鏈_光通訊 的 2028H2 商業化時程判斷方向一致,補上「產能不可直接遷移」的重要限制條件。

製造成本與 PIC/EIC 混合鍵合(群益 ECOC 會後,2026-10-06)

memo_ECOC2026_群益會後分享_20261006:目前 SOI PIC 代工價 8 吋約 US$5,000/片、12 吋約 US$10,000/片(訪查數字)。台積電 CoWoS 以 silicon interposer 密度與速度最高但做不大,故有 CoWoS-L(高速區用 silicon interposer、其餘用 epoxy,可做大面積但易翹曲);OE 的 PIC 與 EIC 接合採 hybrid bond,直接以銅連接,密度可達約 100,000/mm²、功耗約 0.1 pJ/bit。Insertion 1-4 測試設備商分工與光引擎月產能 30 萬顆→1,200 萬顆見 技術_CPO測試。

量子計算延伸應用

矽光子技術在 AI 伺服器傳輸之外,另一大前沿應用是量子電腦:SPAD(Single-Photon Avalanche Diode,單光子雪崩二極體)可在 -200°C 以下精準捕捉單一光子,用於光量子電腦的量子位元(Qubit)運算控制。

光量子運算依量子位元類型區分需求(國泰證期,2026-09-01):傳統 LPO 架構難以直接適用於極低溫量子系統,未來可能需整合單光子光源、PIC 及超導奈米線單光子偵測器(SNSPD,Superconducting Nanowire Single-Photon Detector)的專用量子光互連架構——SNSPD 與 SPAD 同屬單光子偵測技術路線,但 SNSPD 側重超導低溫環境下的高效率偵測,是光量子運算另一條值得追蹤的關鍵元件(產業情境推估,中信心)。

OCP 2026 光量子路線(2026-10,各為公司自述): - Xanadu Aurora:35 顆光子晶片、3 種基板、12 個實體量子位元;稱計算無需冷卻(偵測器另計)、可用矽製程、與電信相容;目標 2029–2030 量子資料中心,邏輯位元 2029 最多 200、2031 >1,000(公司路線圖,非已交付;報告_OCP2026_Xanadu_光量子電腦擴展_20261015)。 - Nu Quantum:量子網路 scale-out 需量子位元-光子介面、低損耗光交換與近乎 100% 效率的單光子偵測,目前各研究皆未達目標區(早期測試床,單一來源;報告_OCP2026_NuQuantum_量子網路ScaleOut_20261015)。 - IDTechEx:光量子可用矽製程;量子硬體年營收 2037 年 >80 億美元、2030 年代僅數十億美元(顧問預測;報告_OCP2026_IDTechEx_量子運算市場2026_20261015)。 - 註記:OCP 2026 量子場次未出現 SNSPD(Xanadu 用零差偵測器與 GKP),上段 SNSPD 為產業情境推估,不得視為 OCP 佐證;本頁台股量子映射亦無 OCP 證據。

關鍵廠商時程

gantt
    title 矽光子 / CPO 產業關鍵里程碑
    dateFormat YYYY
    section 技術世代
    1.6T 光模組量產           :done, 2025, 2026
    Scale-Up CPO 導入過渡期   :active, 2026, 2028
    CPO-based 全光互連量產    : 2028, 2030
    section 台廠
    聯亞 CW Laser 客戶認證    :active, 2026, 2027
    采鈺 WLO iFAU 初出貨      :active, 2026, 2027
    TSMC COUPE 2.0 擴展       : 2027, 2029
    section 新創
    光循科技 OFC Demo         : 2027, 2027
    光循科技 CPO 模組量產     : 2028, 2029

技術瓶頸 / 投資觀察重點

  1. D-FAU 良率與認證:6442_光聖(市) 子公司合聖(AuthenX)Meta-lens、3363_上詮(櫃) FAU 封裝是否在 2026H2 取得量產認證
  2. ELS 供需:3081_聯亞光電(櫃) CW Laser 高功率(200mW+)客戶認證時程,完整認證預估 1–2 年
  3. 3.2T 節點:3.2T 以上傳輸速率下,CPO 是否成為事實標準,將決定台廠光學元件進入超大規模量產的時機
  4. Micro LED CPO:AUO + Ennostar + Tyntek 聯盟在 2026–2027 是否完成規格驗證,2028H2 開始 Intra-Rack 光互連出貨

相關技術

供應鏈

→ 供應鏈_光通訊 → 供應鏈_CPO_D-FAU

國泰講座:光收發器與 SOI 光電晶片(2026-10-29)

來源:memo_國泰證期_先進封裝HBM矽光子技術解析_20261029(講座 Memo,講者口徑)

  • 光收發器為矽光子首要產品:800G 已量產、1.6T 開始導入;核心為光電轉換晶片(光源、調變器),中介層採 SOI 晶圓形成導光結構,光源為紅外線雷射。
  • Cisco、Marvell、NVIDIA、Coherent 透過併購切入;CPO 路線與量產挑戰見 技術_CPO。

來源

相關頁面