20260612矽光子產業論壇

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矽光⼦瓶頸

Created June 13, 2026 1130 PM

PART 1 矽光產業解說

久沒更新矽光相關產業資訊了，重新回來整理⼀下矽光⼦的筆記，有誤也歡迎各路光通猛 男與前輩給⼩弟指教

今天從功耗⾓度來討論幾個瓶頸，⾸先來簡單提⼀下前⾔，功耗這塊無疑是傳輸最⼤的瓶 頸，所以才要積極的從 pluggable 往 LPO 往 CPO 做推進， 1.6T 時代插拔與 CPO 功耗⼤概落 在 5W 但到了 3.2T 時代，單⼀模組的功耗就可以直接擴⼤到 10W ，這就是最⼤瓶頸所在， 頻寬升級下功耗的成⻑是⾮線性的飆升，下⾯的故事想必⼤家都⽼熟了，發熱跟耗電的怪 獸 DSP 被移除，接下來 CPO 呢，還有 Driver 跟 modulator 兩個也是耗電的煩惱。

modulator 的⼯作是甚麼呢，晶⽚的雷射也就是 CW Laser 負責發光，但把 01 訊號負責給 到光束的是 modulator ，⾄於 Modulator 帶給 CPO 的煩惱包括了體積和溫度， MZM 的體 積在 13mm 在 CPO 裡⾯占⽤過多空間， MRM 只占⽤ 1020 微⽶，⾯積相對⼩、能在⼩空 間做成⾼密度 WDM ，相較於 MZM

的⼯作是將雷射光 ⼀分為⼆， MRM 必須在不斷環內循環，需要⾯對共振窄頻與熱穩定挑 戰，所以需要 TEC 協助控溫，這時候鍺矽材料製成的 EAM 就出現了，體積適中落在 50 100 um ，體積⼩、材料因素讓 loss 減少很多，功耗煩惱也隨之降低了不少，但 EAM ⼀樣 有它的問題存在， EAM 透過改變材料本⾝吸光特性來做調變，對 00 、 01 、 10 、 11 亮度階 層清楚的 PAM4 來說線性度差。

調變結束了好不容易透過調變器把⾼階訊號做好了，光訊號準備離開矽光⼦晶⽚、進⼊實 體光纖，就是光耦合了，那光耦合瓶頸在哪裡，光訊號在通過這個交界⾯時，會產⽣嚴重 的 Insertion Loss 。

那來介紹現在光耦合的⽅式

光柵耦合器 (Grating Couplers) ，光訊號是垂直地進⼊或射出晶⽚。它是利⽤晶⽚表⾯刻 蝕出的⼀道道微⼩光柵結構，透過光學繞射原理，把晶⽚⽔平波導裡的光彈到上⽅的光纖 中，耦合的⽅式也成為他們最⼤的優勢，在晶圓還沒有被切割成⼀顆顆獨⽴晶⽚前，測試 機台的探針就可以直接從晶圓上⽅下針、射⼊光訊號進⾏測試。也能及早揪出不良品，避 免把封裝成本浪費在壞晶⽚上，好處講完了那缺點呢，第⼀個就是 對波⻑敏感 光柵的間距 是固定的，因此它只對特定波⻑的光有最好的耦合效率，頻寬較窄、其中最⼤的缺點就是

極⼤的 insertion loss 繞射物理特性導致光很難完全打進光纖，會有⼀⼤部分散射掉，回 頭只能再去調⾼ Laser 的發光功率，功耗⼜會被放⼤了。

端⾯耦合器 (Edge Couplers) ，光訊號是⽔平（從晶⽚邊緣端⾯）直接射⼊或射出光纖， 所以最⼤最⼤的優勢就是因為⽔平射出沒有經過光柵的繞射損耗，插⼊損耗能做到低於 1.0 dB ，端⾯耦合的對準公差極低（通常⼩於 0.5 微⽶） 。光纖核⼼必須死死對準晶⽚邊 緣那顆只有奈⽶ / 微⽶級的波導。只要稍微歪掉⼀點點，光就完全射偏，這對⾃動化封裝 與測試設備是⾮常巨⼤的挑戰。

接著來聊聊互連的技術， InP SiPh ⽤於 2 km ( 適合資料中⼼⻑距 ) ，傳統 VCSEL ⽤於 100 m ， Electrical PCIe ）⽤於 1 m 的傳輸，今天想特別談 Array Based Interconnection 特別 是基於 Micro-LED 或 Micro-VCSEL 陣列 的⽅案。當頻寬拉⾼之後的世代， scale up 電 訊號在 PCB 板、 Retimer 或 Interposer 間傳輸，會產⽣⾼達 20dB 的嚴重損耗，因此⾛ 向光通仍舊是必要的解⽅，這也呼應 LITE 在年初 conference call 所提的 UP 才是 TAM 更 ⼤的市場。

回到技術話題，先提 Micro VCSEL ⽤於機櫃內部板對板（ Board-to-Board ） ，距離在 0m20m 之間，體積極⼩，他本⾝就是雷射的⼀種但其雷射激發所需的臨界電流⾮常低，不 需要像⼤雷射⼀樣注⼊⾼電流，因此極省電可以滿⾜單通道⾼速度的需求，同時可以拿掉 耗電的 DSP ，在提供巨⼤頻寬的同時達成⼩於 2 pJ/bit 的極低功耗。

Micro LED ⽤於極短距離的晶⽚與晶⽚之間（ Chip-to-Chip ）互連，他屬於⾮相⼲光源 （ Non-coherent Light ） ，光是向四⾯⼋⽅散射的（發散⾓⼤） ，但 Micro-LED 的結構⾮ 常簡單，尺⼨可以做到 10 微⽶以下，所以它能以極⼩的間距排成超⾼密度的矩陣，因為 距離極短，光信號幾乎沒有傳輸損耗，也不需要任何放⼤器，可以達成⼩於 0.5 pJ/bit 的 能耗。

PART 2 光循科技 MEMO

⼀、 前⾔與市場背景

• Scale-out 與 Scale-up 的功耗挑戰 ：在 Scale-out （⽔平擴充）與 Scale-up （垂 直擴充）的架構中，如何在共同封裝（ Co-packaged Optics, CPO ）的介⾯達到機 櫃內的晶⽚規格，是極為重要的課題。

• 核⼼關鍵在於系統引擎的功耗 ：在短距離傳輸中，光源往往不是主要問題，關鍵在於 系統內部的那顆「引擎」究竟會消耗多少功耗。

• 市場對功耗瓶頸的忽視 ：市⾯上許多廠商雖在發展短距離傳輸，卻忽略了未來必然會 遭遇的功耗瓶頸。

技術與市場優勢 ：

• 背後有實⼒雄厚的創投（ VC ）⽀持。
• 擁有 AI 晶⽚⼤廠（背後⼤廠⾝分明確）約 12% 的戰略投資。
• 全球五⼤ CPO 廠商中，已有兩家正在與團隊進⾏技術對接。
• 相較於其他競爭對⼿，團隊在產品開發（ PD
• ）上具備極強的技術實⼒。

⼆、 AI 算⼒需求與傳輸瓶頸（記憶體池化趨勢）

1. 算⼒與傳輸的鴻溝 (Gap)

• 若使⽤過現⾏的晶⽚⼤廠（如 NVIDIA ）或 OpenAI 的模型，就會知道⽬前的算⼒需 求極其龐⼤。
• 當算⼒⾛到「代理⼈（ Agent ） 」時代，電算能⼒與數據傳輸需求之間將產⽣巨⼤的 落差（ Gap ） 。
• 電算與光傳輸的極限 ：⽬前電的算⼒發展⾮常快速，但當數據計算完畢、需要傳輸到
• 另⼀個機櫃或 Data Center 時，往往會卡在傳輸瓶頸。
• Rack-to-Rack 的光傳輸變⾰ ：機櫃與機櫃之間必須導⼊光傳輸，因為數據在機櫃內 ⽤電計算的速度，⽐遠距離傳輸的速度還要快上 15 到 20 倍 。
• 機櫃內由於距離短，⽤電仍可維持⾼運算；但遠距離傳輸若卡住，就如同汽⾞在⾼速 公路上⾏駛順暢，卻在下交流道時全部塞⾞。

2. 未來 Data Center 的架構演進：解構與池化 (Pooling)

• 傳統架構的浪費 ：⽬前市場上對 HBM （⾼頻寬記憶體）的需求極⼤，主因是 HBM 被綁在 GPU 旁邊。這會導致當某些 GPU 未完全使⽤到其 HBM 時，隔壁需要更多記 憶體的 GPU 卻無法存取，造成資源浪費。
• 未來趨勢 -資源池化 (Pool) ：未來的 Data Center 會朝向「分櫃（解構） 」概念發
• 展。 GPU 、 HBM 以及其他記憶體將會各⾃獨⽴分櫃。
• 透過建⽴⼀個資源池（ Pool ） ，當系統需要擴充記憶體容量時，就能靈活動態調配，
• 這將是未來的核⼼架構。

3. 數據傳輸率的演進

• ⼤廠（如 NVIDIA ）去年已展⽰過 1.6T 的傳輸技術。
• 1.6T 雖能滿⾜現階段需求，但未來將不敷使⽤。市場預估未來傳輸單位將達到 8 Terabits per second 8T 的巨⼤差距，因此「⾛向光傳輸」在分層架構中是必然 的趨勢。

三、 團隊背景與競爭優勢

• 公司定位 ：公司於去年（ 2025 年） 6 ⽉成⽴，並⾮純新創公司，⽽是由⺟公司（⼯研
• 院創新團隊）培育⽽⽣的肩膀，具備扎實的矽光⼦基礎技術存底。

營運與財務管理

：

• 為控制初始營運成本，⽬前與⺟公司共⽤辦公室。
• 財務與部分⼈⼒資源（ HR ）亦與⺟公司互通學習。
• 低燒錢率 (Burn Rate) ：每個⽉的財務消耗控制在 250 萬⾄ 300 萬台幣 之間，營 運⾮常健康。

募資進度 ：

• Pre-A 輪的創投與天使輪資⾦已全部到位。
• ⽬前正在進⾏ A 輪募資，預計於今年（ 2026 年） Q3 結束，⽬前僅剩 三分之⼀
• 的額度 (Quota) ，將優先保留給合作廠商或策略投資者。

核⼼團隊陣容 ：

• 創辦⼈ / ⽼闆 ：畢業於史丹佛⼤學（ Stanford ）電機博⼠（史丹佛電機資格考難度
• 極⾼） 。畢業後進⼊ Intel （英特爾）專攻矽光⼦相關技術。
• 演講者（技術主管） ：負責 Micro LED 與矽光⼦技術開發。
• 法務⻑ ：美國電機博⼠畢業，同時擁有美國執業律師執照，曾替 Uber 打過官
• 司。⽬前公司所有的法務與智慧財產權（ IP ）皆由其親⾃把關與開發。

四、 產品線與三⼤技術解決⽅案

為了加速開發並同時解決 Scale-out 與 Scale-up 的瓶頸，團隊在不同的傳輸距離上定義 了不同的解決⽅案：

💡 關於 Micro LED 產能與良率的技術說明

許多⼈質疑 Micro LED ⽤於傳輸的良率問題。以⽬前錼創科技（ PlayNitride ）製作 Micro LED 電視為例，⼀台電視需要 2400 萬顆 Micro LED ，良率⾼達 99.9% 。⽽ 團隊在光傳輸晶⽚上僅需使⽤ 幾百顆（如 250 顆） ，在良率控制上完全不是問題。

五、 技術核⼼：調變器與耦合器的突破

團隊將研發重⼼放在光電引擎（ OE Engine ）中最關鍵的兩個元件： 調變器 (Modulator) 與 耦合器 (Coupler) 。

1. 獨家調變器 (Modulator) 開發

• 傳統調變器 (MZN) ：⽬前標準製程下的尺⼨約為 5000 微⽶ $\mu m$) 。
• 台積電微環形調變器 (MRM) ：尺⼨可縮⼩⾄ 10 微⽶ $\mu m$) ，但缺點是極易受 到溫度變化的⼲擾。在損耗需⼩於 $2\text{ dB}$ 的限制下，其可使⽤的波⻑頻寬⾮ 常狹窄（僅正負 $1\text{ nm}$ 左右） 。

團隊調變器技術（第⼀代與第⼆代） ：

• 第⼀代（微環形優化） ：尺⼨約 500 微⽶ $\mu m$) 。在實測中，團隊在 $13\text{ nm}$ 的頻寬 下皆能維持損耗⼩於 $2\text{ dB}$ ，⼤幅降低了對溫 度控制的敏感度，能承載更多波⻑。

• 第⼆代（ EAM 電吸收調變器） ：預計 2029 年 推出，採⽤「鍺（ Ge ） 」材料。其

• 特性是尺⼨極⼩，且 損耗完全不受溫度影響 ，可達到單通道 400G 以上的速度。

2. 耦合器 (Coupler) 與降低耦合損耗 (Coupling Loss)

• 市場痛點 ：光從「矽光晶⽚」出來到「光纖」這段的耦合損耗（ Coupling Loss ）如 果太⾼，速度就上不去（這也是⼤廠如 Luxtera ⾯臨的瓶頸） 。
• 現⾏技術對⽐ ：
• Edge Coupler ( 邊緣耦合 ) ：需要在晶⽚邊緣切⼀⼑再放⼊光纖，會浪費晶⽚⾯積 且無法在封裝前得知晶⽚好壞。
• Grating Coupler ( 表⾯光柵耦合 ) ：免切⽚、製程快（台積電愛⽤） ，但光柵會帶 來⾼達 $1.5\text{ dB}$ 的⾼損耗。

團隊的「垂直光學垂直耦合」技術 ：

• 無須在晶⽚上做切⾯，光線可以直接 90 度垂直綁定（ Binding ）在晶⽚表⾯。
• 極低損耗 ：實測損耗僅有 $1\text{ dB}$ （台積電⽬前標準為 $1.5\text{
• dB$ ） 。
• 省下的 $0.5\text{ dB}$ 餘裕，可全數留給⾼難度的⾼密度光纖陣列（ FAU, Fiber Array Unit ）對接使⽤。

六、 技術趨勢：從 LPO ⾛到 CPO ( 晶⽚共同封裝

演講者詳細梳理了光傳輸模組的架構演進：

[ 可插拔模組 Pluggable ( 含 DSP)]

• ▼ ( 移除 DSP 降低功耗 ) [LPO ( 線性驅動可插拔模組 )]
• ▼ ( 光電引擎移至 ASIC 旁，縮短距離 )

[CPO ( 共同封裝光學 ) / CPO 晶片 ]

• 傳統 Pluggable ：內建 DSP （數位訊號處理器） ，⽤來修復模糊的訊號，但 DSP 極 度耗電且昂貴。
• LPO （線性驅動可插拔模組） ：將 DSP 移除，直接將電訊號整合進 ASIC 中，藉此降 低功耗與成本。
• CPO （共同封裝光學） ：未來終極技術。直接將光電引擎（ OE Engine ）移到 ASIC 晶⽚旁邊。光線直接射⼊ ASIC ，使傳輸距離縮到最短，模組未來將精簡到只需固定 光纖。

)

CPO 的功耗決戰點 ：

• 在 1.6T 傳輸速度下， LPO 與 CPO 的功耗差距約為 $5\text{ W}$ 。
• 到了 3.2T 時，兩者功耗差距將擴⼤到 $10\text{ W}$ 。對於 Data Center ⽽ ⾔，絕對無法接受額外 $10\text{ W}$ 的發熱與功耗，因此 3.2T 以上世代必將 是 CPO 的天下 。
• 團隊的獨家降功耗策略 ：團隊在 Scale-up 架構中， 直接省去 DSP 與 SerDes （序列 器 / 解序列器） 。這能讓模組體積縮⼩，並⼤幅削減功耗與成本。

七、 產業鏈串聯與時程規劃 (Roadmap)

團隊⽬前的商業模式是擔任 設計端（建築師） ，設計出相容性⾼的電路圖（ IP ） ，再授權 （ License ）給晶圓代⼯廠（ Foundry ）製造，藉此服務沒有晶圓廠的 Fabless 設計公 司。

1. 供應鏈⼤聯盟串聯

團隊已成功將上下游產業鏈串接完成：

• 晶圓代⼯廠 (Foundry) ：⽬前已在 GlobalFoundries GF 與 TowerSemi 進⾏投⽚ 驗證，最終⽬標是將數據資料整理完畢後，導⼊ 台積電 (TSMC) 製程。
• 下游⼤廠對接 ：已導⼊國內幾⼤主流 Data Center （如廣達、緯穎等系統廠⼤聯
• 盟） 。
• 光纖封裝夥伴 ：與⽇本光纖⼤廠合作。
• 策略結盟 ：與技術領先的模組⼤廠（如聯亞）深度合作。

2. 未來關鍵⾥程碑規劃

• 2026 年（今年） ：於 Computex 展⽰與聯信（ NVIDIA 核⼼供應商）合作的第⼀款傳 輸概念產品（利⽤現有 PD 進⾏整合） 。
• 2026 年底 ：預計取得與台積電合作開發、極度靈敏的 PD （感測器）晶⽚。由於其靈 敏度極⾼，光源只需⼀點點就能感應，能將功耗壓低⾄ $0.5\text{ pJ/bit}$ 以下。
• 2027 年 3 ⽉ ：於美國光纖通訊展（ OFC ）正式 Demo 完整分離式驗證產品。
• 2028 年 3 ⽉ ：正式發表終極「⼀體成型」整合版 CPO 模組（將 Driver 、 TIA 、 PD 、 調變器完美整合） ，正式邁⼊⼤規模量產（量產測試）階段。

⼋、 延伸應⽤：量⼦計算 (Quantum Computing)

• 矽光⼦技術除了⽤於 AI Server 的資料傳輸外，另⼀⼤前沿應⽤在於 量⼦電腦 。
• 現⾏量⼦計算（不論是超導體或超低溫光⼦架構）都需要在 $200^\circ\text{C$ 以下的極低溫環境才能捕捉量⼦位元（ Qubit ） 。
• 團隊利⽤⾃⾝開發的 SPAD （單光⼦雪崩⼆極體）⾼靈敏度感測技術 ，能夠精準捕捉 單⼀光⼦。⽬前正與國際⼤廠合作，將此技術應⽤於光量⼦電腦的運算核⼼控制中。