技術_XPU — Stock LLM Wiki

定義

XPU 是 AI 基礎設施中對「非單一 CPU / GPU 名稱的運算加速器」的泛稱，常用來指 AI accelerator、custom AI ASIC、TPU / MTIA / Trainium 類客製晶片，或帶有光學 I/O 的下一代加速器封裝。它不是嚴格標準名詞，必須依來源語境判讀。

在本庫裡，XPU 主要有三種用法：

Broadcom / AVGO：custom AI accelerators / XPU，指 CSP 客製 AI 加速器與 AI networking 晶片生態。
聯發科：XPU 作為全棧客製 ASIC 能力的一部分，涵蓋訓練與推論加速器、SerDes、封裝與光 / 電介面。
CPO / COUPE / SiPh：XPU optical I/O，指 GPU / ASIC / TPU 這類加速器封裝直接接上光學 I/O 的演進方向。

圖解

flowchart TB
    XPU[XPU<br/>AI accelerator umbrella]
    XPU --> GPU[GPU<br/>通用 AI 加速器]
    XPU --> TPU[TPU / MTIA / Trainium<br/>CSP custom ASIC]
    XPU --> LPU[LPU<br/>低延遲推論 ASIC]
    XPU --> CUST[Custom AI accelerator<br/>Broadcom / MediaTek / Marvell]

    CUST --> PKG[CoWoS / EMIB / advanced package]
    CUST --> HBM[HBM / custom HBM]
    CUST --> IO[SerDes / UCIe / CXL / Ethernet]
    CUST --> OPT[CPO / COUPE XPU<br/>optical IO]

圖說：XPU 是 AI 加速器集合名詞，投資分析時需拆成晶片設計、先進封裝、HBM、I/O 與散熱 / 電源等子鏈，而不是把所有 XPU 視為同一種產品。

技術原理

XPU 的共通目標是把特定 AI 工作負載從 CPU 通用運算中分離，使用更高平行度、更高記憶體頻寬與更短資料路徑來降低每 token / 每 training step 的成本。不同 XPU 的架構差異很大：

GPU 型 XPU：彈性最高，軟體生態最成熟，訓練 / 推論皆可，但功耗與成本高。
CSP 客製 ASIC：針對自家模型與資料中心架構優化，追求 TCO、供應鏈自主與差異化。
推論專用 XPU / LPU：鎖定低延遲、可預測推論，彈性低於 GPU，但可在特定 workload 下改善效率。
光 I/O XPU：在 CPO / COUPE 方向，把光引擎或光子 I/O 靠近加速器封裝，減少 copper trace 損耗，支撐 scale-up / scale-out 頻寬升級。

Broadcom XPU 平台重點（Meta 官方合作稿，2026-04-14）

Broadcom 與 Meta 的官方稿把 XPU 明確定義為 XPU (Custom Accelerator) platform，並揭露這個平台與 MTIA 的核心是：

logic + memory + high-speed I/O tightly coupled：不是單顆運算 die，而是邏輯、記憶體與高速 I/O 共同 co-design。
chip design + packaging + networking：Meta 指出合作範圍橫跨晶片設計、封裝與網路。
Ethernet scale-up / scale-out / scale-across：Broadcom 以 Ethernet switching、optical connectivity、PCIe switches、SerDes 支撐 MTIA cluster。
workload-optimized silicon：Meta MTIA 強調 inference 與 low-precision processing 的效率與 TCO。

flowchart LR
    CSP[Hyperscaler workload<br/>LLM training / inference] --> ARCH[Custom XPU architecture]
    ARCH --> LOGIC[Logic die<br/>tensor / matrix compute]
    ARCH --> MEM[HBM / custom memory<br/>memory hierarchy]
    ARCH --> IO[High-speed I/O<br/>SerDes / PCIe / Ethernet]
    LOGIC --> PKG[Advanced package<br/>CoWoS / EMIB / 2.5D]
    MEM --> PKG
    IO --> PKG
    PKG --> RACK[Scale-up rack]
    RACK --> FABRIC[Ethernet scale-out / scale-across fabric]

圖說：Broadcom / Meta 語境下的 XPU 是 custom accelerator platform，不只是運算核心；封裝、記憶體與 Ethernet networking 都是平台的一部分。

關鍵參數 / 判斷指標

指標	意義	觀察重點
Reticle / die size	設計規模與封裝難度	聯發科披露 XPU 設計規模 >10x reticle；CoWoS / EMIB 能力成瓶頸
HBM stacks / bandwidth	模型訓練與推論吞吐	HBM3e / HBM4 / custom HBM 導入
SerDes speed	晶片到晶片、板級與機櫃互連	224G / 336G / 448G 等規格節奏
CPO / optical I/O	高速 I/O 功耗與距離	COUPE Switch → COUPE XPU 演進
Power / cooling	系統 TCO 與可靠度	VRM、HVDC、冷板、QD、CDU
客戶綁定	是否為特定 CSP 定製	Broadcom / MediaTek / Marvell 專案能見度

供應鏈位置 / 受惠環節

環節	角色	相關頁面
XPU / custom ASIC 設計	AI accelerator 架構、SerDes、memory controller、die-to-die	AVGO.US(broadcom)、2454_聯發科（市）、MRVL.US(marvell)
先進製程 / CoWoS	大型 XPU 前段晶圓與 2.5D 整合	2330_台積電（市）、供應鏈_CoWoS
封測 / 組裝	bumping、probe、final test、先進封裝協力	3711_日月光投控（市）、SPIL
高速 I/O	SerDes、PCIe、UCIe、Ethernet、CXL	技術_光模組訊號傳輸路徑、技術_CXL
光學 I/O	CPO / COUPE XPU、PIC / EIC / 光子中介層	技術_COUPE、技術_CPO、技術_光子中介層
散熱 / 電源	高功耗 XPU 機櫃液冷與板上供電	供應鏈_AI伺服器液冷、供應鏈_AI伺服器板上電源

受惠強弱排序（XPU 主線）

受惠方向	強度	理由	代表觀察
先進製程 / CoWoS	高	大型 XPU 多依賴 TSMC advanced node + 2.5D 封裝；AVGO 供應鏈頁已確認 TSMC 為核心	2330_台積電（市）、CoWoS 產能
ASIC 設計服務 / 平台 IP	高	XPU 客製化需要架構、SerDes、memory controller、die-to-die / networking IP	AVGO.US(broadcom)、2454_聯發科（市）、MRVL.US(marvell)
封測 / 測試	中高	大尺寸 XPU + HBM 封裝後價值高，probe / final test / SLT 重要性提高	3711_日月光投控（市）、技術_FT_SLT_Burn-in
ABF / 載板 / CCL	中高	高 I/O / 高層數 / 高速訊號推升載板與低損耗材料需求	技術_ABF載板、技術_CCL材料
高速網路 / 光通訊	中高	Broadcom 官方強調 Ethernet scale-up/out/across；長期走向 CPO / COUPE XPU	供應鏈_光通訊、技術_CPO
散熱 / 電源	中	XPU 功耗與 rack density 提升會拉動冷板、QD、VRM、HVDC	供應鏈_AI伺服器液冷、供應鏈_AI伺服器板上電源

XPU 與相近名詞比較

名詞	定位	差異
GPU	通用 AI 訓練 / 推論加速器	軟體生態最成熟，彈性高
TPU / MTIA / Trainium	CSP 客製 AI ASIC	通常為特定雲端工作負載優化
LPU	低延遲推論 ASIC	本庫主要指 Groq LPU / LPX，重點在 deterministic inference
DPU / NIC	資料處理 / 網路卸載	服務網路、儲存、安全，不是主要 AI tensor compute
XPU	umbrella term	依來源可指 GPU / ASIC / TPU / LPU 或 custom accelerator

投資觀察

CSP 自研與 ASIC 化：XPU 是雲端業者降低 GPU 依賴、優化 TCO 的核心方向；Broadcom / 聯發科 / Marvell 等設計服務與平台能力重要性上升。
先進封裝放大：XPU die size、HBM 堆疊與 I/O 數量提高，帶動 CoWoS、EMIB、ABF、測試介面與封裝設備需求。
光 I/O 長線方向：當 copper trace 功耗與距離成為瓶頸，COUPE XPU / CPO XPU 成為 2030+ 的重要架構假設。
台股映射要分層：台積電 / 日月光是最直接製造鏈；ODM、散熱、電源、光通訊、載板與測試通常需依具體客戶專案驗證，不能只因 XPU 題材就標為確定供應商。

技術瓶頸 / 風險

定義不穩定：XPU 不是標準規格，新聞、券商與公司簡報可能各自使用不同含義。
封裝與良率：>10x reticle、HBM 整合與 CPO 導入會放大先進封裝良率與測試難度。
SerDes / 光 I/O 節奏：336G / 448G SerDes、CPO、COUPE XPU 量產時程可能遞延。
客戶集中：custom XPU 通常綁定單一 CSP 或模型架構，規格變動會影響供應鏈排產。

來源

供應鏈_AVGO台灣供應鏈 — Broadcom custom AI accelerators / XPU、TSMC / ASE / Foxconn / SPIL 與 OCP 生態。
2454_聯發科（市） — GS / MS / Citi 對聯發科全棧 AI ASIC、XPU、SerDes、NVLink Fusion、CPO / EIC 的整理。
技術_COUPE、技術_CPO、技術_SiPh — XPU optical I/O、COUPE Switch → COUPE XPU 演進。
技術_光子中介層、技術_客製HBM — XPU 周邊的光子中介層與 custom HBM 架構。
Broadcom / Meta，2026-04-14，"Broadcom Announces Extended Partnership with Meta to Deploy Technology to Support Multi-Gigawatts of Meta's Custom Silicon, MTIA"：https://investors.broadcom.com/news-releases/news-release-details/broadcom-announces-extended-partnership-meta-deploy-technology
Broadcom / OpenAI，2025-10-13，"OpenAI and Broadcom announce strategic collaboration to deploy 10 gigawatts of OpenAI-designed AI accelerators"：https://www.broadcom.com/company/news/product-releases/63631

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