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本頁為待補充的 stub,先補上被其他頁面引用的核心定義與供應商輪廓,後續累積來源再擴充(演進節奏、各廠世代、與 CoWoS 產能連動等)。
定義
HBM(High Bandwidth Memory,高頻寬記憶體)本質是 3D 堆疊 DRAM:以 TSV(矽穿孔)將多顆 DRAM 晶粒垂直堆疊成一個記憶體立方體,再透過矽中介層(interposer)以 2.5D 方式(如 技術_CoWoS)與 GPU/AI 加速器並列整合,提供大容量、大頻寬的記憶體,是 AI 訓練與大型加速器的主流記憶體方案。
圖解

圖說:記憶體產品分類與供應商(2026 版)——揮發性記憶體分 DRAM(Commodity DRAM/HBM)與 SRAM(Embedded/Standalone);HBM 與 Commodity DRAM 供應商為 Samsung、SK hynix、Micron、Nanya(南亞科)、CXMT。
供應商
| 類別 | 主要供應商 |
|---|---|
| HBM | Samsung、SK hynix、Micron |
| Commodity DRAM | Samsung、SK hynix、Micron、Nanya(南亞科)、CXMT |
HBM4E 與客製 ASIC 拉貨
- HBM4E 為下一世代 HBM。Google TPU v10(Icefish)單顆採 16× HBM4E(N2P chiplet 設計),顯示客製 ASIC 對 HBM4E 的拉貨量大。
- 來源 產業_SemiAnalysis_BroadcomTPU_Pumafish取消_20260518;客製 ASIC 供應鏈結構見 供應鏈_GoogleTPU。
與 3D 堆疊 SRAM 的定位對照
| 面向 | HBM(3D 堆疊 DRAM) | 技術_3D堆疊SRAM |
|---|---|---|
| 堆疊內容 | DRAM | SRAM |
| 強項 | 大容量、大頻寬 | 低延遲、近運算、免刷新 |
| 主要工作負載 | AI 訓練、大型 GPU 加速器 | AI 推論、CPU 大快取、邊緣 |
| 整合方式 | 2.5D(CoWoS 等)並列 | 3D 垂直堆疊於邏輯晶粒 |
兩者互補而非取代:未來 AI 記憶體階層中,HBM 提供大外部頻寬,3D 堆疊 SRAM 作為高頻寬、低延遲的近運算中間層。
相關技術
- 技術_3D堆疊SRAM(低延遲近運算對照層)
- 技術_CoWoS(HBM 與運算晶片 2.5D 整合平台)
- 技術_TSV(HBM 垂直堆疊互連)
- 技術_SoIC(3D 混合鍵合)
HBM 市場展望(HSBC 2026-06-02)
來源:報告_HSBC_韓國AI供應鏈科技巡禮_20260602
- HBM 市場規模:HSBC 估 2027 年 HBM 市場規模達 US$163bn(estimate,高信心)
- HBM bit 需求 CAGR:2024–2027 年 CAGR 達 67%(estimate,高信心)
- Vera Rubin 平台 HBM 佔比:Rubin Ultra 進一步大幅提升 HBM 比例(Exhibit 13 圖表顯示顯著擴大)
- HBM3e 定價趨勢:HBM3e ASP 將上調,縮小與 commodity DRAM 的差距(估計)
- SO-CAMM2 佔 DRAM 比例:Vera Rubin 平台 SO-CAMM2 佔全球 DRAM 需求約 6–10%(estimate)
- Samsung vs SK Hynix HBM 競賽:HSBC 預期 Samsung 將縮小在 HBM4 與 commodity DRAM 上的技術差距(HSBC Buy Samsung)
- 台灣受惠:台灣廠商受惠主要來自 DRAM 測試(京元電)、FC-BGA 載板(欣興、南電等)、CoWoS 封裝(台積電)

圖說:HSBC 估計 Rubin Ultra 平台 HBM 含量顯著高於前代(Rubin),反映 AI 加速器對高頻寬記憶體的需求大幅提升。
HBM Cannibalization 與供需模型(MS Chipflation 2026-06-02)
來源:報告_MorganStanley_記憶體Chipflation_20260602(投資論點見 分析_Chipflation記憶體危機_MS_20260602)
HBM 不只是「額外的 DRAM 需求」,而是透過吃掉 leading-edge wafer 與 LTA 鎖量,成為 AI 排擠傳統記憶體的核心機制。
- 三層非線性放大:HBM 含量在晶片層 7.2x(A100 40GB → Rubin 288GB/GPU)、系統層 ~65x(8-GPU A100 server 320GB → Rubin NVL72 機櫃 20.7TB)、叢集層 ~1,800x(2020 訓練叢集 ~10TB → 2026 frontier 叢集 ~18PB)。單一 2026 frontier 叢集的 HBM 量 > 2020 全球年產量。
- Bit-output penalty:HBM die 大、3D 堆疊/TSV/封裝/測試良率挑戰,使每單位 HBM 產出吃掉的 wafer 從 2021–24 的 ~3.0x 升到 2028e 的 ~4.3x 傳統 DRAM。
- Cannibalization:HBM 佔 leading-edge 記憶體 wafer 從 2023 的 ~6% 升到 2028e 的 ~34%(見下圖),壓縮 DDR/LPDDR/server DRAM 的可用先進產能。

圖說(Exhibit 28):HBM 佔記憶體 leading-edge wafer 比例由 2023 ~6% 升至 2028e ~34%(藍線),即 HBM 對先進 DRAM 產能的排擠快速上升;黃線為較保守情境。
HBM TSV 產能(year-end, kwpm)與供需 sufficiency(MS 模型)
| 項目 | 2024 | 2025 | 2026e | 2027e |
|---|---|---|---|---|
| Samsung | 130 | 150 | 180 | 250 |
| SK hynix | 120 | 150 | 200 | 250 |
| Micron | 20 | 60 | 100 | 110 |
| 合計 TSV 產能 | 270 | 360 | 480 | 610 |
| DRAM 總體 sufficiency(含 HBM) | -5% | -4% | -17% | -15% |
- HBM 產能集中三雄,2026e ~480kwpm → 2027e ~610kwpm;但產能不等於可用 bit——還受良率、UTR、TSV、先進封裝、測試與客戶 qualification 限制。
- 中國:CXMT 目標 2027 HBM3e(1anm,無 EUV,比照 Micron 先例),但 bits/wafer 僅西方 ~1/3;XMC(武漢新芯)為 YMTC 產 HBM wafer,仍 R&D 規模。MS 的 HBM 模型完全不計入中國貢獻(Samsung/SK hynix/Micron only)。
HBM4E 封裝挑戰與客製 HBM(ECTC 2026,SemiAnalysis 2026-07-02)
來源:報告_SemiAnalysis_ECTC2026先進封裝_20260702
HBM4E 對中介層/載板的規格衝擊(Samsung 揭露)
- HBM4 pin 數為 HBM3 的 2 倍,HBM4E 資料速率推向 12 Gb/s 以上;中介層層數需求 HBM4E 為 HBM3E 的 2 倍、HBM2 的 5 倍
- 介面功耗:HBM4E 為 HBM3E 的 +86%、HBM2 的 5.6 倍
- Samsung 提出 8 層矽中介層方案(2 訊號/1 接地交錯 + UHC 超高密度電容平衡佈局),比估計需求少 20% 層數

圖說:中介層層數需求柱狀圖——HBM2 x1、HBM3 x2、HBM3e x2.5、HBM4e x5。來源:Samsung, ECTC 2026 © SemiAnalysis

圖說:HBM 介面功耗柱狀圖——HBM2 1.0、HBM3 2.0、HBM3e 3.0、HBM4e 5.6(a.u.)。來源:Samsung, ECTC 2026 © SemiAnalysis
客製 HBM(cHBM):JEDEC 邊界的鬆動
Marvell 於 ECTC 2026 揭露客製 HBM4E 封裝細節(host PHY 面積 −60%、4.1TB/s、有機 RDL 中介層),NVIDIA 已宣布 Feynman 採用。此為獨立深度主題,完整架構、量化效益與投資判讀見 技術_客製HBM。
HBM 熱阻:TCB vs 混合鍵合(HCB)
- HBM 已成 2.5D 封裝熱瓶頸(Samsung:HBM 內部熱阻占比 57% vs ASIC 13%);16-hi 尚可接受,20-hi/24-hi 需新方案
- HCB(hybrid copper bonding)取代 TCB:stack 級熱阻 −19%(pad 密度 ×2 → −22.3%、×4 → −29.1%);系統級總熱阻改善較小(氣冷 −3.5%、液冷 −7.7%)
- base die 功耗放大(cHBM 趨勢)時 HCB 優勢擴大;Samsung 估 HCB 可讓進水溫 +1–2°C 或封裝功耗 +4%、冷卻功耗 −7%

圖說:Stack 熱阻正規化柱狀圖——TCB 1.0、HCB 0.81、HCB pad 密度×2 0.78、×4 0.71。來源:Samsung, ECTC 2026 © SemiAnalysis
HBM 前段晶圓處理(PWF):力積電承接美光(2026 Q1 法說)
HBM 堆疊前的晶圓處理(PWF, pre-stack wafer fab/wafer processing)是 HBM 製造的上游環節之一。力積電 在 2026 Q1 法說揭露其 3D AI Foundry 承接 美光(Micron)HBM 堆疊前晶圓處理,採「成本加成」包賺模式:
- 美光預付 3 億美元購置設備,進駐力積電 P1/P2 廠;先建 Mini line 試產,目標 2027 Q2–Q3 量產。
- 對力積電屬低風險(成本加成)切入 HBM 供應鏈的方式,而非自製 HBM 顆粒。
- 力積電另以 WoW(Wafer-on-Wafer)Hybrid Bonding 將 4/8 層 DRAM 堆疊於邏輯晶片(鎖定低功耗穿戴);公司表示 HBM 現行 micro-bumping 遇瓶頸後可能轉向此類晶圓堆疊技術。
來源
- 活動_力積電法說_2026Q1_20260630,力積電 2026 Q1 法說(HBM PWF 美光委託、預付 3 億美元、2027 Q2–Q3 量產)
- 產業_SEMIVISION_3D堆疊SRAM_20260520,SemiVision Research,2026-05-20(capture)
- 產業_SemiAnalysis_BroadcomTPU_Pumafish取消_20260518,SemiAnalysis,2026-05-18(HBM4E / TPU)
- 報告_HSBC_韓國AI供應鏈科技巡禮_20260602,HSBC,2026-06-02(HBM 市場規模、Samsung/SK Hynix 競爭、Vera Rubin HBM 比例)
- 報告_SemiAnalysis_ECTC2026先進封裝_20260702,SemiAnalysis,2026-07-02(HBM4E 中介層/功耗衝擊、Marvell 客製 HBM、NVIDIA Feynman cHBM、TCB vs HCB 熱阻)