定義
VCS（Vertical Cu post Stack）是 Samsung 在 ECTC 2026 發表的 DRAM 堆疊架構：完全不用 TSV、也不用打線（wire bond），改以埋在 molding compound（封裝膠體）內的極高深寬比銅柱垂直互連堆疊的記憶體晶粒，同時以 RDL 取代傳統封裝基板（FOWLP 形式）。
傳統行動裝置 DRAM 堆疊靠打線——線長、寄生大、佔面積；HBM 靠 TSV——效能最好但要蝕穿矽、成本高。VCS 走中間路線：銅柱直上直下，互連長度大幅縮短，又不動到矽本身。
規格與實測數據（Samsung, ECTC 2026）
| 項目 | 數據 |
|---|---|
| 堆疊 | 4 層 DRAM |
| 銅柱規格 | pitch <56µm、寬度 <30µm、極高深寬比（embedded in molding） |
| 功耗 | −41%（0.646W → 0.384W，iso-speed vs 打線堆疊） |
| 最大資料速率 | 8.6 → 11.8 Gb/s（功耗僅 +8%） |
| 封裝高度／佔位面積 | 各 −40% |
| 頻寬 | 2.6× |
| I/O 數 | 6× |
圖說：傳統打線 DRAM 堆疊（WireBond，AP 旁四層 DRAM 以金線下彎接基板）vs Cu Post 堆疊（銅柱垂直互連、整體更矮更窄）對比剖面示意。來源：Samsung, ECTC 2026 © SemiAnalysis
應用定位
- Samsung 的直接目標是手機 on-device AI 記憶體（LPDDR 類堆疊）
- SemiAnalysis 判斷此路線同樣適用於更高功耗場景：AI 加速器以更低功耗/更小佔位取得更高頻寬，以及伺服器 CPU 的高密度記憶體模組（如 SOCAMM 類）
觀察點
- VCS 與 TSV 的成本/效能交叉點：若 4→8 層堆疊仍能維持良率，將侵蝕低階 HBM 與高階 LPDDR 封裝的部分場景
- 高深寬比銅柱電鍍與 molding 對位是製程關鍵——與 FOPLP／panel 級封裝的設備鏈重疊
來源
- 報告_SemiAnalysis_ECTC2026先進封裝_20260702，SemiAnalysis，2026-07-02（Samsung "Multi Stacked FOWLP utilizing Extreme Aspect Ratio Cu Post for Mobile on-Device AI Memory Solution"）