TSV

定義

Through Silicon Via（矽通孔），在矽晶片或晶圓上垂直鑽孔並填入導電材料，實現堆疊晶片間的垂直電氣連接，是 2.5D/3D 封裝與 HBM 的核心技術。

在野村的 3D transistor / SoIC / BPD 框架中，TSV etch & fill 是先進封裝與背面供電共同需要的垂直互連能力：SoIC 需要 TSV、晶圓薄化與 hybrid bonding 搭配完成晶片垂直整合；技術_BSPDN 則使用 nano-TSV 把背面電源網路連回標準 cell；wafer-to-wafer memory bonding 也需透過 TSV 或金屬 via 完成上下晶圓的垂直訊號與電源連接。

圖解

圖說：TSV（矽穿孔）與 RDL（重新佈線）製程步驟對照表：各步驟使用設備（PECVD / ALD / CMP / 電鍍）與製程目的一覽。

圖說：TSV 結構示意圖：高深寬比金屬導通孔實現晶片垂直互連，實現約 100 倍效能改善。應用於 3D 封裝與 2.5D 矽中介層。

圖說：2025–2034(F) TSV 市場趨勢圖：2025 年市值 5,992 億美元，CAGR 30.1%，2030 年預估達 2,233.5 億美元。

flowchart TD
    A[晶圓/晶片] --> B[Via 蝕刻
Bosch Process 乾蝕刻
SF6/C4F8 循環]
    B --> C[側壁絕緣層沉積
SiO2/ALD]
    C --> D[阻障層 TiN
種子層 Cu 濺鍍]
    D --> E[電鍍填銅
Bottom-up 電鍍]
    E --> F[CMP 平坦化
去除多餘銅]
    F --> G[TSV 完成]

技術原理

Bosch 製程（乾蝕刻）

TSV 蝕刻最常用 Bosch Process，交替使用： - 蝕刻相：SF6 離子蝕刻矽，形成垂直側壁 - 保護相：C4F8 沉積碳氟保護層，防止側向蝕刻 兩相快速交替，形成深寬比達 5:1–20:1 的垂直孔。

在 SoIC 與 wafer-to-wafer 結構中，TSV 的角色不是取代 hybrid bonding，而是與 Cu-Cu bonding 分工：hybrid bonding 負責晶片或晶圓表面的高密度銅對銅互連，TSV 則負責穿過矽本體的垂直導通，讓訊號、電源或接地能跨層連接。當堆疊厚度下降、I/O 密度提高，TSV 的孔徑、深寬比、填孔 void 控制與 CMP 平坦度會同步變得更嚴格。

Via 時序分類

關鍵參數

技術瓶頸 / 風險

• 填孔均勻性：高深寬比底部填充困難，易產生 void（空洞）
• CTE 不匹配：銅與矽熱膨脹係數差異導致熱應力與可靠性問題
• Keep-out Zone（KOZ）：TSV 周圍需保留無元件區，降低有效晶片面積
• 蝕刻氣體成本與安全性：SF6 為高 GWP 氣體，需妥善管控

應用場景

關鍵廠商

相關技術

• 技術_BSPDN（nTSV 延伸應用）
• 技術_SoIC
• 技術_RDL
• 技術_玻璃芯基板（TGV 為玻璃版 TSV）
• 技術_TCI近場無線互連（近場無線互連，TSV 的無孔替代路線；標準 CMOS、免 ESD / KOZ、外加成本僅數 %、速度 > 512 GB/s）
• 技術_3D堆疊SRAM（TSV 為其傳統垂直互連方案之一）

供應鏈

→ 供應鏈_半導體特化耗材

來源

• 報告_福邦_半導體特化耗材展望202603，報告日：2026-03
• 260521_nmr_semi-renaissance，野村《Greater China Semi: A Guide to Semi Renaissance in 2026–30F》，2026-05-21

相關頁面

• 技術_VCS銅柱堆疊
• 分析_晶圓到先進封裝全流程技術報告
• 技術_Foveros
• 技術_晶圓薄化