技術_Foveros — Stock LLM Wiki

定義

Foveros 是 Intel 的 3D / 2.5D chiplet 封裝技術平台，核心概念是把 compute tile、I/O tile、memory 或其他功能 die 堆疊在 base die 或封裝基板上，透過 micro-bump、TSV、混合鍵合或與 EMIB 組合，形成高密度 chiplet 系統。

Intel 官方先進封裝資料將 Foveros 分成多個路線：Foveros-S 已自 2019 年進入量產；Foveros-R 目標 2027 production ready；Foveros Direct 則導入更細 pitch 的 direct bonding，可與 EMIB 組成 3.5D solution。

圖解

flowchart TD
    A[Top compute / cache / I/O die] --> B[Micro-bump or direct bond]
    B --> C[Base die / interposer die]
    C --> D[TSV / power and signal routing]
    D --> E[Package substrate]
    E --> F[System board]

    C -. side-by-side bridge .-> G[[技術_EMIB-T]]
    B -. fine-pitch bonding .-> H[[技術_混合鍵合]]
    A -. comparable TSMC route .-> I[[技術_SoIC]]

圖說：Foveros 的基本架構是「top die 疊在 base die 上」。若旁邊還要接 HBM 或其他 tile，可與 EMIB 組成 side-by-side + stacking 的混合封裝。

技術原理 / 流程

Tile partitioning：把 SoC 拆成 compute、I/O、SRAM、analog、base die 等不同 tile。
Known-good tile 測試：堆疊前先做 die-level / wafer-level 測試，降低複合良率損失。
Base die / interposer die 準備：base die 可含 TSV、power delivery、I/O routing 或 active logic。
Die stacking：以 micro-bump、thermo-compression bonding 或 Foveros Direct 類 direct bonding 疊合。
Substrate attach / EMIB 整合：需要 side-by-side 擴展時與 EMIB 橋接。
Final test / thermal validation：高功耗 3D stack 需驗證熱阻、電源完整性與可靠度。

主要型態

型態	說明	狀態
Foveros-S	Intel 3D stacking 量產路線，可把 active / passive base die 與 top die 整合	2019 起 mass production
Foveros-R	使用 RDL interposer / package routing 的成本與尺寸優化版本	Intel 指 2027 production ready
Foveros Direct	更細 pitch 的 direct bonding / hybrid bonding 路線	與 EMIB 3.5D solution 組合
Foveros + EMIB	垂直堆疊 + 橫向 bridge 同時使用	用於大型 chiplet system

與 SoIC / EMIB 的差異

技術	核心	定位
技術_SoIC	TSMC hybrid bonding / Cu-Cu 垂直堆疊	foundry turnkey 3D stacking
Foveros	Intel 3D die stacking / active base die	Intel Foundry 3D chiplet 平台
技術_EMIB-T	embedded bridge / side-by-side chiplet interconnect	橫向 bridge，常與 Foveros 互補

優點

異質製程整合：不同 tile 可用不同製程節點，改善成本與良率。
短互連：垂直堆疊縮短 die-to-die 距離，降低延遲與 I/O 功耗。
可與 EMIB 組合：同一 package 可同時做 3D stacking 與 2.5D side-by-side。
active base die 彈性：base die 可承擔 I/O、power delivery、clocking 或部分 logic。

缺點 / 困難點

困難	說明
熱	上下堆疊讓熱路徑變長，高功耗 compute tile 尤其困難
測試	top die 與 base die 疊合後重工困難，KGD 與 test access 很重要
Base die 成本	active base die 可提高彈性，但也增加成本與良率風險
對位與 bonding	pitch 越細，bonding surface、alignment、particle control 越嚴格
生態系	需要 Intel Foundry 的 design rule、封裝協同與外部客戶採用

技術演進時程

時間	事件
2019	Intel Foveros-S 進入 mass production
2024-2026	Intel 以 Foveros + EMIB 作為 foundry advanced packaging 核心組合
2027	Intel 指 Foveros-R production ready
2027-2029	Foveros Direct / EMIB 3.5D 與大型 AI chiplet 封裝為觀察重點

關鍵廠商 / 生態

角色	廠商
平台主導	Intel Foundry
封裝競爭對照	2330_台積電（市） SoIC / CoWoS、Samsung X-Cube / I-Cube
相關設備	hybrid bonding、TCB、CMP、TSV etch / fill、die bonder、AOI / metrology
相關材料	underfill、molding、TIM、ABF / substrate、bonding dielectric

投資觀察

Foveros 是否外溢到 Intel Foundry 外部客戶，是判斷 Intel advanced packaging 競爭力的關鍵。
若 EMIB-T + Foveros 取得 AI ASIC 客戶 dual sourcing，ABF 載板、SiCap / IPD、bridge die、封裝測試會同步受惠。
Foveros 的主要風險是 Intel 製程節點與封裝平台需要同時被客戶採用；封裝本身強不一定能抵消前段製程競爭壓力。

Foveros

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