混合鍵合

定義

混合鍵合（hybrid bonding）是以介電質與銅同時直接鍵合的高密度 3D 互連技術。它用 Cu-Cu 直接接合取代傳統微凸塊，省去銲料凸塊高度，可縮小互連間距、降低電阻與熱阻，並降低封裝厚度。

混合鍵合是 3D NAND、CIS 堆疊、台積 SoIC、未來 HBM4 與高階 chiplet 垂直整合的重要製程基礎。

圖解

flowchart LR
    subgraph Micro["微凸塊接合"]
        A1[上晶粒 Cu pad] --> B1[銲料 / Cu pillar 凸塊]
        B1 --> C1[下晶粒 Cu pad]
        P1[Pitch 約 20-40um] --> B1
    end
    subgraph Hybrid["混合鍵合"]
        A2[上晶粒 Cu pad + SiO2] --> B2[介電質常溫鍵合]
        B2 --> C2[退火後 Cu-Cu 擴散接合]
        C2 --> D2[下晶粒 Cu pad + SiO2]
        P2[Pitch 可小於 10um] --> C2
    end

圖說：微凸塊依賴 Cu pillar / 銲料形成垂直互連；混合鍵合讓介電質與銅 pad 直接對接，省去凸塊高度並提高互連密度。

技術原理

混合鍵合先讓兩片晶圓或晶粒的介電質表面在常溫下貼合，之後透過退火使銅 pad 擴散並形成金屬接合。關鍵在於表面必須極度平坦、潔淨且精準對準。

表面通常需經 CMP 達到 <~1nm RMS 的粗糙度等級，且 overlay 對準精度需進入 <~0.2-0.5um 區間。微粒、刮痕、局部凹陷或銅 dishing 都可能造成空洞、開路或接合強度不足。

製程深度：介電層結構與 Dishing 控制

混合鍵合的介電層已從單一 SiO₂ 演進至 SiCN/SiO₂/SiCN 三明治結構：SiCN 具備銅離子阻障特性與高表面電漿活化率，防止退火時銅擴散至絕緣層造成漏電，同時提高常溫貼合的親水鍵結強度。

銅 Dishing 控制是 CMP 後的核心難題。銅硬度低於介電層，CMP 研磨後銅面形成微小凹陷；室溫貼合時此凹陷需精準控制在工程窗口（約 1-3nm）內：過深則退火銅膨脹後無法填滿造成開路；過淺則銅面先頂住導致介電層無法貼合、親水鍵結失效。這要求 CMP 粗糙度達 RMS < ~0.5nm 等級，也是 CMP 修整碟（conditioner）在此製程中的精度關鍵所在。

W2W（wafer-to-wafer）適合同尺寸、同良率輪廓且高度重複的產品，如 CIS 堆疊與部分 3D NAND。D2W（die-to-wafer）則把已知良晶貼到目標晶圓上，適用 HBM、SoIC 與異質邏輯晶片，但需要 KGD（known good die）管理，吞吐與良率控制難度更高。

製程全流程（SemiAnalysis Part 5，2026-07-17 擷取）

依 SemiAnalysis 拆解，完整流程為：TSV 形成 → 鍵合層形成 → （D2W 限定）wafer sort 與切割 → 電漿活化與清洗 → 鍵合（pre-bond）→ 退火。

1. TSV 形成：3DIC 多採 via-middle（電晶體層完成後、BEOL 前製作）；DRIE 深蝕刻 → 絕緣/阻障層（SiOx/SiNx + Ti/Ta）→ PVD 種子層 → ECD 銅填孔 → 背面薄化揭露 TSV。TSV 深蝕刻耗時，同時是 HBM / CoWoS 產出的瓶頸站點之一。
2. 鍵合層形成：BEOL 上以 PECVD 沉積介電層（主流 SiCN）→ 微影蝕刻開孔 → barrier / seed → 銅 damascene 電鍍 → CMP。銅 pad 初始內縮（recess）約 5nm，讓退火時銅膨脹恰好填滿；Sony 在 ECTC 揭示縮到約 1µm pitch 時反而改讓銅微突出。
3. Wafer sort（D2W）：探針會損傷銅 pad 表面平坦度，需在初始 CMP 預留補償、probing 後再補一道 CMP。
4. 切割（D2W）：blade 最髒基本不用；laser / plasma dicing 為主，另可先塗保護層讓微粒隨保護層剝除。
5. 活化與清洗：N₂ 電漿活化使表面親水化（利於常溫氫鍵 pre-bond）→ DI water + megasonic 最終清洗；活化到鍵合的等待時間（lag time）是良率變數，越短越好。
6. 鍵合：W2W 對位腔與鍵合腔分離，對位精度已達 sub-50nm，真空腔內加壓約 20 分鐘形成 pre-bond；可用聲學顯微（SAM）就地檢空洞（void 顯示為白區），對位不良可重工。D2W 分 direct（逐顆直貼目標晶圓）與 collective（KGD 先重組到載板、再以 W2W 完成）；direct D2W 因流程簡化與細 pitch 對位優勢漸成方向。

潔淨度是良率的第一敵人：1µm 高的微粒就會造成直徑 10mm 的鍵合空洞。混合鍵合需 class 1 / ISO 3 以上無塵室（台積電、Intel 上到 ISO 1-2），且流程大量使用 CVD/PVD/ECD/CMP 等前段設備——這是混合鍵合被歸為「前段製程」、OSAT 難以切入的結構性原因。

W2W vs D2W 成本交叉：小 die、高晶圓良率 → W2W 較便宜（CIS、3D NAND、Graphcore Bow）；die 越大，W2W 把壞 die 鍵到好 die 的浪費越大，成本曲線急升 → D2W（KGD 篩選）勝出，這是 SoIC 走 D2W 的根本原因。W2W 另一限制是上下 die 尺寸必須一致。

關鍵參數 / 判斷指標

技術瓶頸 / 風險

• 表面潔淨與微粒控制門檻高，任何局部污染都可能導致接合缺陷。
• CMP 均勻度、銅凹陷與介電質平坦度直接影響接合品質。
• D2W 設備吞吐、對準精度與 KGD 管理會拉高成本。
• 混合鍵合設備與製程成本高，導入時點取決於互連密度、散熱、高度與總成本的取捨。

細間距 HVM 挑戰補充（SemiEng 2026-07-16 整理，web_細間距混合鍵合量產挑戰_SemiEng_20260722）： - 商用甜蜜點 6µm：Amkor 稱 roadmap 雖畫到 1µm，但「6µm 會是商業可行點很長一段時間」——邏輯對記憶體 6µm 介面已創造足夠系統價值，不必追實驗室極限。 - OSAT 潔淨度轉嫁：混合鍵合走出晶圓廠進 OSAT 後，「一顆奈米級微粒就報廢晶圓上一片單元」；解法是設備級局部潔淨（cluster tool 內建潔淨區）而非整廠改前段 fab 規格——增加設備成本與複雜度。 - 暫時鍵合 TTV 直通良率：混合鍵合介面「零 die 間距、全剛性、無 bump 補償」，TBM 厚度變異直接轉成邊緣不鍵合（中心鍵合、邊緣開路），無任何緩衝——TBDB 材料規格被細間距綁死（接 技術_TBDB）。 - 平坦度 → 幾何預算：單一翹曲數字不夠，Wooptix 提出把 flatness 拆成「表面幾何預算」（低階 bow、局部斜率、die 級形變）分配到基板/封裝各層；活化表面的佇列時間（queue time）也是製程窗。 - 跨公司製程窗：材料/設備/OSAT 各自黑箱的分工模式在細間距下失效，需選擇性透明共享特性資料；ADK（先進封裝設計套件）尚無統一定義（Synopsys）。

關鍵廠商

F2F vs F2B：混合鍵合真正的價值分水嶺（2026-08-16 查證）

混合鍵合的效益高低，取決於它被用在哪種堆疊方向。以台積電 SoIC 兩代結構為例（Broadcom 於台積電 2026 北美技術論壇揭露）：

約 9.3 倍的有效訊號密度差距，使晶片間通訊「更像同一顆晶片內部繞線，而非晶片對晶片連結」。

判讀：混合鍵合本身不保證高密度——F2B 架構下 TSV 仍是瓶頸。第一代 SoIC（2023）只支援 F2B，這是它遲遲未被廣泛採用的結構性原因；第二代支援 F2F 後才真正解鎖價值。評估任何 3D 堆疊方案時，要先問「是 F2F 還是 F2B」，再看 pitch 數字。

來源：web_SoIC最新進展彙整_20260816（Tom's Hardware 報導台積電 2026 北美技術論壇，2026-08-16 擷取）

材料路線：介電質與銅微結構（SemiEng 2026-07-17 擷取）

• 介電質：imec 證實 SiCN 相較 SiO₂ 有更高鍵合強度與熱穩定性，並以 Cu/SiCN W2W 展示 400nm pitch（ECTC 2024）。大尺寸銅結構（如 TSV）的 Cu/SiO₂ CTE 失配應力可能造成開裂與剝離，是替代介電質的驅動力。
• 鈍化金屬：銅面易生原生氧化物；以 Ag / Ru 等抗氧化金屬薄層鈍化銅面，銅可穿過鈍化層擴散成鍵，鈍化層留在介面也不損電性。另一路線是自組裝單分子層（SAM）保護銅面、鍵合前脫附。
• 柔順聚合物：BCB 等聚合物可降低鍵合應力，但半固化 BCB 無法直接 CMP（磨粒嵌入軟表面）；Ar 電漿硬化表層後恢復正常研磨行為。BCB CTE 高於銅，拓撲設計反轉為 BCB 內縮、銅面持平。
• 銅微結構：Osaka 大學模擬發現 nanotwinned 銅的孿晶界反而穩定表面、抑制原子重排；高晶界密度的 nanocrystalline 銅表面擴散快、空洞閉合更好。Adeia + Fraunhofer IZM 實驗顯示 nanotwinned / fine-grain 銅可分別降低退火熱預算約 20°C / 30°C——是記憶體廠把鍵合溫度壓到 175°C 目標的關鍵手段之一。

ECTC 2026 低溫化與微縮進展（SemiAnalysis 2026-07-02）

ECTC 2026 的公開問題是：在降低鍵合溫度的同時保持介面極度平坦潔淨。兩條材料路線突出：

1. 有機介電質（機械柔順性提高對微粒/粗糙度容忍、降低鍵合應力） - Mitsui Chemicals + ASE：200°C 無壓力 Cu/聚合物鍵合 @10µm pitch - TOK + NYCU（陽明交大）：150°C、10 秒鍵合製程；200°C 樣品通過可靠度測試電阻穩定

2. 細晶銅（fine-grain Cu，晶界密度高→低溫加速銅擴散） - Intel：細晶銅 + 低溫介電堆疊，175°C/200°C 退火後均勻晶圓鍵合；電性良率 ~60%（W2W 測試載具，Intel 稱為下限值）

Pitch 極限與良率 - Applied Materials + EV Group：450nm pitch W2W 鍵合，2,000 萬鏈結 98% 良率；失效分析發現開路與銅介面 BTA（苯并三唑）碳殘留相關，PVD TaN/Ta 阻障層顯著改善良率 - CEA-Leti：100°C 退火（無電漿活化）>97% 良率

SemiAnalysis 總結：pitch 與溫度同時下降需要銅、介電質、CMP、表面處理、退火共同最佳化；預期 2027 起材料商與設備商持續改善 post-bond 良率。

圖說：Intel 細晶銅 C-SAM 鍵合圖——FG-Cu_v1（175°C/200°C 各 1h）與 v2（200°C 1h）晶圓均無空洞。來源：Intel, ECTC 2026 © SemiAnalysis

HBM 端的 HCB（hybrid copper bonding）熱阻效益（stack 級 −19~29%）見 技術_HBM。

產業框架觀點：CMOS2.0 與 BEOL 重新定義（Jefferies，2026-07-21）

報告_Jefferies_日本半導體後端封裝趨勢_20260721 引述橫濱國立大學井上史大教授研討會，提供獨立來源的概念框架，與本頁既有技術細節互補：

• 混合鍵合不是「凸塊之後的下一代鍵合」：現行微凸塊（最高約 40μm）在晶片間仍存在 I/O 邊界，設計本質上仍以「晶片」為單位、互連在晶片邊界暫停；混合鍵合（100nm 級）讓 BEOL 直接跨晶片連結（互連延伸超越邊界），使設計得以在互連層單位劃分、消除晶片間邊界——井上教授強調這是「把 BEOL 帶到晶片外部」的系統重新定義，而非單純鍵合技術升級。
• CMOS2.0／Tau Scaling Law（華為，ISCAS2026）：華為提出超越摩爾定律的新縮放策略，聚焦縮短訊號傳輸時間（Tai）而非電晶體數量微縮；概念屬於同時最佳化元件、電路、晶片與系統的 CMOS2.0 思路，與混合鍵合支援的晶片邊界消除、系統級設計高度相關，但屬中國供應鏈自主脈絡下的獨立技術路線，暫不併入本頁核心技術內容，僅作產業框架背景記錄。
• 日本 NAND 對應技術 MAS-CBA：日本廠商提出 MAS-CBA，將 NAND CMOS 電路與記憶胞晶圓分開製造後以 Cu 直接鍵合，大幅提升 I/O 速度、降低電阻、提升寫入速度並達成低延遲低功耗；屬混合鍵合在記憶體應用的具體日系技術案例。

應用場景

• Sony CIS 堆疊：W2W 混合鍵合先驅，已量產。
• 3D NAND：邏輯與記憶體陣列分離製造後鍵合，提高製程最佳化彈性。
• 台積 SoIC：D2W 邏輯堆疊，用於 HPC / AI 高密度互連。
• HBM4：D2W 混合鍵合導入中，取決於層數、封裝高度、散熱與成本。
• CFET / sequential 3D / logic-memory fusion：若未來邏輯與嵌入式記憶體朝垂直堆疊發展，鍵合、低溫製程、表面平坦度與 overlay 將成為比單一電晶體尺寸更關鍵的工程限制。

相關技術

• 技術_CollectiveD2W — 集體式 D2W：重組載板批次鍵合換吞吐

• 技術_SoIC

• 技術_TSV
• 技術_3D堆疊SRAM
• 技術_HBM
• 技術_CoWoS
• 技術_TCB熱壓接合
• 技術_Wafer-bonded NAND

投資觀察 / 台股映射

• 3131_弘塑（櫃）：SoIC 濕製程清洗受惠者，需追蹤台積 SoIC / hybrid bonding 擴產節奏。
• 辛耘(3583)：EVG 代理與濕製程設備角色，受惠程度取決於設備代理與自製設備認列結構。
• 1560_中砂（市）：CMP 鑽石修整碟，Dishing 控制精度的關鍵耗材，受惠於高平坦度 CMP 需求。
• 1773_勝一（市）：CMP 後、電漿活化前洗淨液，去除研磨殘留以確保接合面潔淨。
• 6937_天虹（市）：SiCN/SiO₂ 介電層 ALD 均勻沉積、電漿去殘膠，混合鍵合前段乾製程供應商。
• 6812_梭特（興）：有官方 Hybrid Bonding DB-22HP 設備頁，屬台灣 D2W hybrid bonder 設備觀察；但 2024 年報導顯示短期資源也轉向 TC bond / micro bonding。
• 麥科先進（未）：由 Micro LED 雷射 / 自動化設備切入 HBM TCB、Hybrid Bonding 與 CPO 設備；目前 Hybrid Bonding 屬 2026H2 開發 / 推廣階段，需追蹤客戶驗證。
• 7853_政美應用（興）：Hybrid Bonding AOI 檢測平台（全域對位、平整度、缺陷分類），鍵合對微粒/平整度極敏感使檢測站點價值上升；主要客戶日月光，已進台積電相關供應鏈。
• 8028_昇陽半導體（市）：晶圓薄化能力與 3D 堆疊前段準備相關。
• 8027_鈦昇（櫃）：TGV 雷射設備屬玻璃基板相關，與混合鍵合不是同一製程，但同屬高階封裝材料/基板升級觀察鏈。
• 6770_力積電（市）：WoW（Wafer-on-Wafer） 應用——以 Hybrid Bonding 將 4/8 層 DRAM 堆疊於邏輯晶片，鎖定低功耗穿戴（智慧眼鏡）；投入 Hybrid Bonding 5–6 年、4 層已驗證、去年出貨 750 套模組；公司視為 HBM micro-bumping 遇瓶頸後的轉向路線（活動_力積電法說_2026Q1_20260630，2026 Q1 法說）。

來源

• 技術原理為公開知識；產業數據來自 2026-05 網路彙整(gemini)，URL 多不可考，已交叉核對，精確數字待原始論文/法說核對。
• 6812_梭特（興）：Saultech 官方 Hybrid Bonding 產品頁與 2023-08-27 新聞稿；TechNews 2024-05-15。
• 麥科先進（未）：麥科先進官網；經濟日報 2025 先進封裝設備報導；TechNews 2025 SEMI Taiwan 報導。
• memo_HfO2_FeFET_logic_memory_fusion_20260526，使用者 memo，2026-05-26（CFET / sequential 3D / logic-memory fusion 對鍵合與平坦化的長期含義）
• 報告_SemiAnalysis_ECTC2026先進封裝_20260702，SemiAnalysis，2026-07-02（低溫鍵合兩路線：有機介電質 150–200°C、細晶銅 175–200°C；AMAT/EVG 450nm pitch 98% 良率；CEA-Leti 100°C）
• web_HybridBonding製程流_SemiAnalysis_20260717，SemiAnalysis Advanced Packaging Part 5（TSV via-middle、鍵合層 damascene、5nm recess、1µm 微粒→10mm 空洞、ISO 1-3 無塵室、W2W sub-50nm 對位、W2W/D2W 成本交叉；付費牆前段落）
• web_混合鍵合加速_SemiEng_20260717，Semiconductor Engineering, Laura Peters（W2W 流程細節、TEL/IBM 矽載板雷射剝離、Leti/Intel 水滴自組裝 collective D2W 對位 <400nm、nanotwinned/fine-grain 銅降熱預算、活化-鍵合 lag time）
• web_混合鍵合替代材料_SemiEng_20260717，Semiconductor Engineering, Katherine Derbyshire（SiCN、Ag/Ru 鈍化金屬、SAM、BCB + Ar 電漿硬化 CMP、imec Cu/SiCN 400nm pitch）
• web_微凸塊vs混合鍵合_SemiEng_20260717，Semiconductor Engineering, Mark LaPedus（微凸塊 40µm→10µm 微縮極限、TCB 對位能力、W2W/D2W 流程對比、UMC/Leti/Besi 觀點）
• web_細間距混合鍵合量產挑戰_SemiEng_20260722，Semiconductor Engineering, Gregory Haley，2026-07-16（6µm 商用甜蜜點、OSAT 局部潔淨、TBM TTV 剛性介面、幾何預算、queue time、跨公司製程窗與 ADK）
• 報告_Jefferies_日本半導體後端封裝趨勢_20260721，Jefferies，2026-07-21（橫濱國立大學井上史大教授研討會：混合鍵合＝BEOL 跨晶片重新定義框架、CMOS2.0／Tau Scaling Law 背景、日系 MAS-CBA NAND 應用）

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