CFET

定義

CFET（Complementary FET，互補式場效電晶體）把 nFET 與 pFET 垂直堆疊在同一個元件位置（上下兩層），取代 GAA nanosheet 把 n/p 並排於同一平面的做法。CMOS 反相器的 n/p 兩顆電晶體不再各占一塊平面面積，標準單元高度可再縮一個世代，理論上提供約 ~50% 的單元面積縮減。概念由 imec 於 2018 年提出，被視為 GAA → forksheet 之後的下一代電晶體架構，對應台積電 A 系列（A14 以下、約 A5/A7）的長線路線。

來源：imec CFET roadmap 與 IEDM 2024/2025 CFET 報告（web research，2026-06-20）；技術背景輔以公開產業知識。

圖解

圖：FinFET → Nanosheet → Forksheet → CFET 架構演進；CFET 將 PFET / NFET 上下堆疊、共用閘極 G（© imec，來源）。

圖：CFET 結構與接觸方案。右圖為 nFET 疊於 pFET、共用 Common gate、經 COAG 與深/淺 via 接到埋入式 Buried Vss / Vdd 電源軌；左圖為 Metal 0 / 上下電極（top/bottom electrode）/ 埋入電源軌的接觸堆疊（© imec，來源）。

flowchart TB
    subgraph GAA["GAA nanosheet（n/p 並排，平面分占）"]
    direction LR
    N1[nFET] --- P1[pFET]
    end
    subgraph CFET["CFET（n/p 垂直堆疊，同一位置）"]
    direction TB
    T[上層 FET<br/>如 pFET] --> MDI[MDI 中段介電隔離]
    MDI --> B[下層 FET<br/>如 nFET]
    end
    GAA -->|單元高度再縮一代<br/>~50% 面積| CFET

CFET 把並排的 n/p 改成上下堆疊，靠 MDI 在上下閘極間做垂直隔離，讓上下層可獨立設定 Vt。

演進定位

GAA nanosheet（N2 世代）→ forksheet（過渡，n/p 間以介電牆拉近）→ CFET（A 系列後段量產）。台積電已於研發階段展示 48nm gate pitch 的功能性 monolithic CFET 反相器；imec roadmap 指向 CFET 約 2030–2032 年、A5 節點前後進入較廣量產。屬早期研發架構（maturity: early），投資意義為長線敘事而非短期波段。

兩種整合路線

imec / 台積電目前主推 monolithic 路線；sequential 與 技術_混合鍵合、低溫製程、2D 通道材料關聯較深。

圖：sequential CFET 實際 TEM 截面——上層元件（M1T / contactT / M0T）與下層元件（M1B / contactB / M0B）之間以 Bonding oxide（鍵合氧化層） 分隔，正是序列式「先做下層、層轉移、再做上層」的結構證據（© imec，來源）。

CFET 專屬製程模組

• MDI（Middle Dielectric Isolation，中段介電隔離）：在上下閘極之間建立垂直介電隔離，使上下層元件能分別設定 Vt，是 CFET 最關鍵的新增模組。
• 上下 S/D 垂直堆疊與分離磊晶：上層與下層 source/drain 需各自磊晶且彼此隔離。
• 垂直局部互連：貫穿上下層的接觸與局部金屬。
• wrap-around contact 連到背面電源軌：CFET 普遍搭配 技術_BSPDN 晶背供電，接觸需繞接到 BPR。

FEOL / MOL / BEOL 的交織

CFET 製造中，FEOL、MOL、BEOL 不再是乾淨的三段，而會交織甚至合併：MOL 接觸尤其複雜，需同時接到上層與下層的 S/D，並與背面供電協同。這也是 CFET 比 GAA 顯著拉高製程步驟、光罩數與設備密度的主因。

關鍵材料

關鍵參數 / 判斷指標

技術瓶頸 / 風險

• 製程複雜度與成本：步驟與光罩數大增，CFET 是目前路線圖上最複雜的邏輯架構。
• 熱預算：做上層元件時不能破壞已完成的下層（monolithic 路線核心限制）。
• 上下 S/D 分離磊晶與垂直對準：堆疊結構的磊晶與對位難度高。
• MOL 接觸良率：同時接上下層 S/D，是良率瓶頸之一。
• 量產時程遠：屬 2030 年後敘事，短期無放量。

應用場景

• A 系列以下先進邏輯（A5/A7 後）
• AI / HPC 高效能運算晶片，搭配 技術_BSPDN 晶背供電

關鍵廠商

CFET 專屬台廠供應鏈尚屬早期，多數受惠落在既有 ALD 沉積、CMP 耗材、晶圓薄化、稀有金屬前驅物鏈，待更多來源再補。

相關技術

• 技術_GAA（前一代並排架構）
• 技術_FEOL_MOL_BEOL（製程三段在 CFET 交織）
• 技術_BSPDN（晶背供電，常與 CFET 搭配）
• 技術_先進製程稀有金屬（Ru/Mo 接觸互連）
• 技術_混合鍵合（sequential CFET 層轉移）
• 技術_先進製程（母頁）

供應鏈

• 供應鏈_半導體特化耗材
• 供應鏈_半導體製程設備

來源

• imec《CFET / logic technology roadmap》系列文章、IEDM 2024–2025 CFET 報告（web research，2026-06-20：imec 2018 提出、monolithic vs sequential、MDI 模組、台積電 48nm pitch 反相器、約 A5/2032 量產）
• 架構圖 © imec，取自 imec CFET roadmap / process-flow / logic roadmap 文章；圖檔存於 data_base/attachment/，僅供研究參考
• 技術背景輔以公開產業知識

待解碼來源詞

原始關鍵字 SDRDL、FLM CFET、FEMP Ru 三詞於公開文獻查無明確定義（2026-06-20 web research），疑為特定來源（IEDM 簡報或券商報告）內部模組代號。為避免杜撰暫不展開；取得原始來源後再補入對應段落或 aliases。其中 FEMP Ru 推測與 Ru 接觸 / 金屬塞模組相關（見 技術_先進製程稀有金屬），但未經查證，暫不認定。

2026-07-02 二次 web research（agy grounded）結果與 6-20 一致，三詞仍查無公開標準定義。新線索：本批關鍵字來自台積內部人士，三詞疑非 IEDM 公開術語，而是台積內部模組 / 團隊代號——例如 FLM 在台積脈絡可能指 Forward Looking Module（前瞻技術模組，R&D 組織） 而非製程步驟；FEMP、SDRDL 亦可能為內部代號。此推測來源為可能失真的求職網頁，未經查證，不採認為定義。最可靠解法為向來源索取原始 IEDM 簡報頁 / 出處後再據原文補入。

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