定義
先進製程在庫內主要指 7nm 以下邏輯製程與後續 N3 / N2 / A16 / A14 / A12 等節點，常與 EUV、GAA nanosheet、BSPDN 背面供電、先進封裝 CoWoS / SoIC / SoW 共同討論。
原理與流程
先進製程的推進主要靠兩條主軸交互作用：微縮（scaling） 與 結構創新（structural innovation）。
- 電晶體結構世代遷移：平面電晶體 → FinFET（14–3nm 主流）→ GAAFET nanosheet（N2 / A14 起）→ GAAFET forksheet（A16）→ cFET 互補堆疊（更長期）。台積電從 N2（2nm）節點起全面採用 GAA，透過閘極四面完全環繞通道，改善漏電、功耗與電流密度（見 技術_GAA）。
- 供電架構遷移：傳統電源線與訊號線共用正面金屬層，A16（1.6nm）起導入 BSPDN 背面供電網路（晶背供電），把電源配線移到晶圓背面，降低 IR drop 並釋放正面訊號佈線空間（見 技術_BSPDN）；N2 與 A14 不採用 BSPDN。
- 微影解析度遷移：現有 EUV（NA 0.33，解析度 13nm）用到 3nm 附近可能需多重曝光；High-NA EUV（NA 0.55，解析度 8nm）是延續 A10（約 1nm）節點 pitch scaling 的候選方案，但若成本效益不足並延後，產業重心會轉向 cFET 等結構創新（見 技術_High-NA EUV）。
- 金屬互連换血：線寬持續縮小使銅、鎢的有效電阻率與阻障層占比上升，業界因此在不同位置導入鈷、釕、鉬等新金屬，並搭配鉿基高介電閘極與 ALD 保形沉積（見 技術_先進製程稀有金屬）。
圖解
flowchart LR
Node["先進邏輯節點"] --> N3["N3 / N3P"]
Node --> N2["N2 / N2P / N2X<br>GAA nanosheet 全面採用"]
Node --> A16["A16<br>GAA forksheet + BSPDN"]
Node --> A14["A14<br>沿用 GAA，不採用 BSPDN"]
A16 --> A12["A12<br>Super Power Rail"]
A12 --> A10["A10<br>High-NA EUV 量產候選（2029-2030F）"]
A16 --> AI["AI / HPC 加速器"]
N2 --> Mobile["旗艦手機 / HPC"]
AI --> TSMC["2330 台積電"]
Mobile --> TSMC
關鍵參數
| 節點 / 技術 |
關鍵規格 |
來源觀察 |
| N2 起全面採用 GAA |
閘極四面環繞通道，較 FinFET（3面）漏電更低 |
技術_GAA |
| A16 起導入 BSPDN |
每顆晶片需 2 片晶圓（訊號 + 電源載板），CMP 步驟 +20–30% |
技術_BSPDN |
| High-NA EUV（NA 0.55） |
解析度 8nm（vs 現有 EUV 13nm），單機價格 >USD 4 億 |
技術_High-NA EUV |
| MOR 光阻 ASP |
一般 EUV 光阻 1,000–5,000 USD/加侖；High-NA MOR 10,000–40,000 USD/加侖 |
技術_High-NA EUV |
| 稀有金屬導入節點 |
Co 約 10/7nm 起、Mo/Ru 3nm 以下、HfO₂ 於 GAA 用量大增 |
技術_先進製程稀有金屬 |
| High-NA EUV 量產時程 |
最早 TSMC A10，預估 2029–2030F |
技術_High-NA EUV |
瓶頸
- 每片晶圓成本上升：GAA 導入使蝕刻、ALD、CMP 製程步驟顯著增加，材料消耗量與每片晶圓成本明顯提升（技術_GAA）。
- BSPDN 製程整合難度：背面極薄化的厚度均勻性、nTSV 高深寬比側壁絕緣與金屬填充、暫時鍵合材料（TBM）在高溫後段製程中的可靠性，都是尚待穩定的整合風險（技術_BSPDN）。
- High-NA EUV 導入成本與良率風險：單機價格逾 USD 4 億，且需要新光學系統、新光源與新廠房規格；半幅視野（half-field）曝光讓大晶片（die > 429mm²，如 AI GPU）必須以兩張光罩 stitching 拼接，衍生跨界繞線與良率控制的新挑戰（技術_High-NA EUV）。
- 稀有金屬供給與製程整合：釕屬鉑族金屬供給稀缺、價格波動大；鉬 ALD 常用氯系前驅物腐蝕設備，純度控制與整合驗證難度高，新金屬放量屬長線敘事而非短期波段（技術_先進製程稀有金屬）。
- 材料分析與良率爬坡難度提高：GAA、BSPDN、High-NA EUV 前後段整合都提高材料分析難度，奈米尺度缺陷的樣品製備（FIB/TEM）本身就是護城河，反映先進製程良率爬坡本身也是瓶頸（6830_汎銓（市））。
應用場景
| 場景 |
對應節點 |
代表公司 / 角色 |
| 旗艦手機 SoC |
N3 / N2 |
2454_聯發科（市） Dimensity 系列與台積電先進製程綁定 |
| 雲端 AI ASIC turnkey 設計服務 |
N3 / N2 / CoWoS |
3443_創意電子（市）、3661_世芯-KY（市），承接 Google、AWS 等客戶客製化晶片 |
| 資料中心客製 ASIC（Base Die 等） |
N2P |
2454_聯發科（市） 負責 Google TPU Base Die（N2P），與先進封裝 HBM4E 整合 |
| AI / HPC 加速器 |
A16（BSPDN） |
高功耗晶片是 BSPDN 最大受惠應用場景 |
| 先進製程材料分析 / 良率爬坡 |
N2 以下、GAA、BSPDN、High-NA EUV |
6830_汎銓（市） 提供第三方材料分析與失效分析服務 |
相關公司
| 公司 |
角色 |
說明 |
| 2330_台積電（市） |
晶圓代工平台 |
N3/N2/A16/A14/A12 節點主導者，GAA、BSPDN、先進封裝技術整合中心 |
| 2454_聯發科（市） |
Fabless IC 設計 |
旗艦手機 SoC（Dimensity）採 N3/N2；ASIC 設計服務延伸至 Google TPU Base Die（N2P） |
| 3443_創意電子（市） |
ASIC 設計服務 / IP |
承接雲端、AI、CPU、安全晶片客製專案，與台積電先進製程 / 先進封裝高度連動 |
| 3661_世芯-KY（市） |
ASIC 設計服務 |
承接 7nm/5nm/3nm AI ASIC turnkey 專案，AWS Trainium3 採 3nm |
| 6830_汎銓（市） |
材料分析 / 失效分析服務 |
先進製程 / 先進封裝 / 矽光子研發與良率爬坡的第三方分析實驗室 |
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