定義
先進製程推進到 GAA、2nm 以下與晶背供電後，傳統的銅（Cu）互連與鎢（W）接觸在最細微的尺度逐漸撐不住：線寬一縮，金屬有效電阻率不降反升，加上銅、鎢都需要相對厚的阻障層 / 襯墊（barrier / liner）才能防止擴散，真正能導電的金屬截面被壓縮，接點與局部互連電阻明顯上升。為了壓低電阻、減少阻障層占比，業界在不同位置陸續導入鈷（Co）、釕（Ru）、鉬（Mo）等新金屬，搭配閘極端的鉿基高介電（HfO₂）、記憶體端的鋯基高介電（ZrO₂、HZO），形成一波「金屬換血」。這些金屬多屬稀有 / 貴金屬（釕屬鉑族），且幾乎都仰賴 ALD 在 3D 結構中保形沉積。
Mo 深入內容見 技術_鉬金屬互連；本頁為先進製程金屬演進的母頁。 來源：野村《Semi Renaissance 2026-30F》、福邦半導體特化耗材展望、天虹小場（2026-05-21）；技術背景輔以公開產業知識。
圖解
flowchart LR
subgraph 互連接觸
A[銅 Cu 互連<br/>厚阻障 Ta TaN] -->|≤7nm 局部互連| B[鈷 Co]
A -->|中段互連| C[釕 Ru<br/>薄或無阻障]
D[鎢 W 接觸] -->|≤3nm| E[鉬 Mo]
end
subgraph 閘極
F[二氧化矽 SiO2] -->|EOT 極限| G[鉿基 high-k HfO2]
end
B --> H[ALD 保形沉積]
C --> H
E --> H
G --> H
製程微縮下，銅鎢在最細處讓位給鈷、釕、鉬；閘極改用鉿基高介電。新金屬導入幾乎都綁定 ALD 保形沉積能力。
各金屬角色
| 金屬 | 符號 | 取代 / 補位 | 約略導入節點 | 主要用途 | 沉積方式 |
|---|---|---|---|---|---|
| 鈷 | Co | 銅（局部互連）、鎢（接觸） | 約 10 / 7nm 起 | M0/M1 局部互連填孔、銅襯墊與覆蓋層（cap） | CVD / ALD / 電鍍 |
| 釕 | Ru | 銅（薄 / 無阻障互連）、襯墊 | 3nm 以下研發 / 導入中 | 中段互連、襯墊、晶背電源軌 | ALD / CVD |
| 鉬 | Mo | 鎢（接觸 / 局部互連） | 3nm 以下 | 接觸、局部互連、導通孔填充（見 技術_鉬金屬互連） | ALD / PVD / CVD |
| 鉿 | Hf | 二氧化矽（閘極介電） | 45nm high-k 起，GAA 用量大增 | 高介電閘極介電（HfO₂，摻 La₂O₃ / ZrO₂ / Al₂O₃） | ALD |
| 鋯 | Zr | （記憶體 high-k，非邏輯互連） | DRAM 電容主力 | DRAM 電容介電（ZrO₂、ZAZ 疊層），HZO 鐵電記憶體（FeRAM / NCFET） | ALD |
| 鉭 / 鈦 | TaN / TiN | （傳統阻障，仍用） | 持續 | 銅擴散阻障、nTSV 阻障、功函數金屬 | ALD |
依 schema，個別金屬不另建 tag，鈷 / 釕 / 鉿 等同義詞收進本頁 aliases。
MOL 接觸金屬化（W/TiN → Ru）：傳統 MOL 接觸用 TiN 阻障 + W 鎢塞，先進節點（CFET / 晶背供電）改用 Ru 接觸（Ru contact，來源亦見 RuCtrt），薄或無阻障以保留導電截面。製程分段定位見 技術_FEOL_MOL_BEOL；CFET 中 MOL 需同時接上下層 S/D，見 技術_CFET。來源關鍵字
FEMP Ru疑指 Ru 接觸 / 金屬塞模組，惟公開文獻查無明確定義（2026-06-20；2026-07-02 agy 二次搜尋仍無公開定義，疑為台積內部代號而非公開術語，待來源原文），暫不認定。
技術原理
- 奈米尺度電阻率反轉：線寬縮到接近電子的平均自由路徑時，電子在側壁與晶界的散射加劇，銅、鎢的有效電阻率隨尺寸縮小而上升。鈷、釕、鉬在極薄、極窄的維度下電阻表現相對較好，適合最底層的局部互連與接觸。
- 阻障層占截面問題：銅必須包 Ta / TaN 阻障加襯墊，鎢需 TiN 阻障；線越細，阻障層占的比例越高，導電截面被吃掉。釕、鉬可在更薄阻障、甚至接近無阻障（barrierless）下使用，把孔徑盡量留給導電金屬。
- ALD 保形綁定：GAA 四面環繞、nTSV、高深寬比結構都要求在崎嶇 3D 表面鋪出厚度一致的薄膜，只有 ALD 的自限制逐層沉積能做到，因此新金屬導入幾乎都伴隨 ALD 製程與前驅物需求。
下一代架構新增需求
| 架構 | 新增 / 升級需求 | 涉及金屬 |
|---|---|---|
| 技術_BSPDN 晶背供電（台積 A16/1.6nm 起） | 背面電源軌（BPR）金屬化、nTSV 阻障 | 釕 Ru / 鎢 W 填充 + ALD TiN 阻障 |
| 技術_GAA / forksheet / cFET | 製程步驟與 ALD/CMP 密度提高，接觸改用鉬 | 鉬 Mo、釕 Ru、HfO₂、功函數金屬 |
| 2D 通道材料（更遠期） | 取代矽當電晶體通道 | 二硫化鉬 MoS₂ 等過渡金屬硫族化合物 |
| Hybrid bonding 混合鍵合（SoIC / HBM 堆疊） | 銅對銅直接鍵合 | 超高純度銅 Cu |
| 新興記憶體 / 鐵電（FeRAM、NCFET） | HZO 鐵電薄膜逐層沉積 | 鉿 Hf + 鋯 Zr（HZO） |
關鍵參數 / 判斷指標
| 指標 | 意義 | 觀察重點 |
|---|---|---|
| 導入節點 | 各金屬切入門檻 | Co 約 10/7nm、Mo/Ru 3nm 以下、HfO₂ GAA 用量大增 |
| 薄膜電阻 / 阻障層占比 | 換金屬的核心動機 | 微縮下有效電阻與導電截面 |
| 沉積方式 | 3D 結構需保形 | ALD 保形包覆能力 |
| 前驅物腐蝕 / 純度 | 設備可靠度與良率 | 鉬常見氯系前驅物腐蝕，需原位清洗 |
技術瓶頸 / 風險
- 前驅物腐蝕與純度：金屬 ALD（尤其鉬）常用氯系前驅物，腐蝕設備、純度控制難度高，腔體需具原位清洗（in-situ clean）能力。
- 整合與良率：新金屬要與既有銅 / 鎢製程整合、通過良率驗證，屬早期導入，放量為長線敘事而非短期波段。
- 稀有 / 貴金屬供給：釕屬鉑族金屬，供給稀缺、價格波動大；鈷供應鏈集中度高，皆有原料風險。
- 沉積速率：ALD 逐層沉積速率慢，高深寬比結構傳質挑戰大，影響產能。
關鍵廠商
| 環節 | 廠商 | 角色 |
|---|---|---|
| 鉬 ALD 沉積設備 | 6937_天虹（市） | HB ALD 第四代腔體做鉬沉積、原位清洗抗氯腐蝕 |
| 稀有金屬回收 / 再製 | 7610_聯友金屬（創） | 鎢 / 鈷回收純化與高值化材料觀察；現階段偏上游金屬供應安全，尚非 ALD 前驅物供應鏈 |
| High-k / ALD 前驅物 | 7887_宇川精材（興） | La₂O₃ / Y₂O₃ 等高介電前驅物 |
| PVD 設備 | 3580_友威科（櫃） | 真空濺鍍設備（金屬薄膜 / 種子層） |
| 國際沉積設備 | ASM International、Applied Materials、Lam Research | ALD / CVD / PVD 金屬沉積大廠 |
| 需求端 | 2330_台積電（市） | 先進製程與晶背供電金屬需求主軸 |
鈷 / 釕專屬台廠供應鏈尚無 vault 來源，待補；勿與冶金 / 儲能用途的金屬廠（如鉬鐵回收）混為高純度前驅物供應鏈。
相關技術
- 技術_鉬金屬互連（鉬深入頁）
- 技術_薄膜沉積（ALD/PVD/CVD 母頁）
- 技術_GAA（四面包覆、high-k 用量上升）
- 技術_BSPDN（背面電源軌 Ru/W 金屬化）
- 技術_CMP（金屬沉積後平坦化步驟增加）
供應鏈
來源
- 260521_nmr_semi-renaissance，野村，2026-05-21（GAA 材料需求、BSPDN 金屬化、cFET 路線）
- 報告_福邦_半導體特化耗材展望202603（high-k、ALD、阻障層材料）
- 活動_天虹_小場_20260521，2026-05-21（鉬取代鎢、HB ALD 鉬沉積、原位清洗）
- 技術背景輔以公開產業知識（鈷局部互連、釕 barrierless、MoS₂ 2D 通道、hybrid bonding）