定義
BackSide Power Delivery Network（晶背供電網路），將電源配線從晶圓正面移至背面，分離電源線與訊號線，降低 IR drop、減少干擾，並提升單位面積電晶體密度。台積電 A16（1.6nm）節點首次商業化導入。
圖解
圖說：BPR＋nano-TSV 電子顯微剖面（© 2024 TSMC）：由上而下 FSM1（正面金屬）→ V0/M0A → VBPR → BPR（埋入式電源軌）→ nTSV → BSM1（背面金屬）；S/D 磊晶與 4-fin 元件位於正面，電源自背面經 nTSV→BPR→VBPR 送達元件。來源：報告_自整理_半導體特化產業報告_20260717，2026-07-17。
圖說：台積電 A16 Super Power Rail 背面供電投影片：Front Side 跑訊號與時脈分配、Back Side 供電與 global clock；右側對比創新背面電源接觸（VB 從背面金屬直接接到源／汲 EPI 下方），屬「直接背面接觸」路線量產實例。來源：報告_自整理_半導體特化產業報告_20260717，2026-07-17。
BSPDN 晶背供電的製程重點：訊號走正面、電源走背面，中間透過奈米矽穿孔（nTSV）連接。關鍵在於晶圓從數百微米減薄至 20 微米以下，需 CMP 鑽石碟（中砂）、載體晶圓暫時鍵合。
圖說：BSPDN 製程中晶圓剖面的五步變化——①正面電晶體與 BEOL 完成（矽基板仍厚）；②晶圓翻面，以暫時鍵合膠（TBM）把正面貼到載體晶圓；③背面研磨薄化，矽剩 20µm 以下；④從背面蝕 nTSV 孔，長絕緣／阻障層並填金屬，連到正面埋入式電源軌（BPR）；⑤鋪背面電源網路，再解鍵合移除載體。自繪剖面，結構依本頁製程描述並參考上方 TSMC 電鏡剖面。
技術原理
傳統設計中，電源線與訊號線共用正面金屬層。BSPDN 在晶圓背面另建電源配線： 1. 正面製程完成後翻轉晶圓，以暫時鍵合材料（TBM）固定 2. 背面研磨薄化：多道 CMP 研磨至目標厚度 3. nTSV 鑽孔：從背面穿透至正面電源 strap 4. ALD 沉積絕緣層（High-k）與阻障層（TiN） 5. 背面電源軌（BPR）金屬化：W 或 Ru 填充 6. 解鍵合，完成 BSPDN 製程
關鍵參數（野村 2026-05-21 更新）
| 參數 | 說明 | 數據 |
|---|---|---|
| 矽晶圓使用量 | 每顆晶片需 2 片晶圓（訊號載板 + 電源載板） | 2x（vs 傳統 1 片） |
| CMP 製程步驟 | 正面 + 背面均需 CMP | +20–30%（野村估） |
| 背面研磨薄化 | 第一片晶圓從 700µm 研磨至 < 20µm | 超薄研磨；中砂 DBU 直接受益 |
| nTSV 深寬比 | 奈米矽穿孔，連接正背面 | 高深寬比（> 20:1） |
| BPD 採用節點 | TSMC A16（1.6nm）& A12 | N2 和 A14 不採用 BSPDN |
| 2030F 矽晶圓需求增量 | BPD 貢獻的矽晶圓需求占全球 12" | 低個位數百分比（wild card） |
技術瓶頸 / 風險
- 薄化均勻性：研磨至極薄時厚度均勻性要求極高
- nTSV 品質：高深寬比側壁絕緣與金屬填充難度高
- TBM 穩定性：高溫後段製程中暫時鍵合材料可靠性
- 成本：額外步驟顯著提升晶圓總成本
與 3D logic-memory fusion 的關係
BSPDN 的直接目的仍是把電源線移到晶背，降低 IR drop 並釋放正面訊號佈線空間；但在更長期的 CFET / monolithic 3D / logic-memory fusion 路線中，背面供電也會成為多層邏輯與記憶體堆疊能否維持供電品質的基礎工程之一。
因此 BSPDN 與 技術_GAA、技術_CMP、技術_混合鍵合、低溫製程的關係會越來越緊密。短期投資觀察仍以 A16 / A12 晶背供電量產節奏為主；FeFET / embedded memory 導入則屬更長期的研究選項。
應用場景
- 台積電 A16（1.6nm）：首款商業化 BSPDN，預計 2026 年量產準備
- A14 節點：下一代持續沿用，BSPDN 成為先進製程標配
- HPC / AI 加速器：高功耗晶片最大受惠
關鍵廠商
| 環節 | 廠商 | 角色 |
|---|---|---|
| CMP 研磨輪 | 1560_中砂（市） | 晶圓減薄 CMP 耗材，BSPDN 額外 step 直接受惠 |
| CMP 研磨墊 | 7768_頌勝科技（市） | 研磨墊，BSPDN +40–60 道研磨需求 |
| 晶圓薄化代工 | 8028_昇陽半導體（市） | 晶圓再生與薄化代工服務 |
| 晶圓代工平台 | 2330_台積電（市） | BSPDN 技術主導，A16/A14 導入 |
供應鏈
關鍵受益廠商（野村 2026-05-21 補充）
| 環節 | 廠商 | 說明 |
|---|---|---|
| CMP 修整碟 | 1560_中砂（市） | CMP 步驟 +20–30%；背面研磨薄化；N2 市佔 ~80%，A16 直接延伸 |
| 矽晶圓（增量） | 6488_環球晶圓（櫃） | BSPDN 需 2 片晶圓，全球 12" 矽晶圓需求 2030F 增低個位數% |
| CMP 研磨墊 | 7768_頌勝科技（市） | 研磨墊耗材，CMP 步驟增加同步受惠 |
| 暫時鍵合設備 | Disco（日）、EVG（奧） | TBM（Temporary Bonding Material）工具 |
| nTSV 蝕刻 | Applied Materials、Lam Research | 高深寬比奈米 TSV |
| 載體晶圓 | 信越半導體、SUMCO、6488_環球晶圓（櫃） | 電源載板（永久 carrier wafer） |
國泰講座：晶背供電布局（2026-10-29）
來源：memo_國泰證期_先進封裝HBM矽光子技術解析_20261029（講座 Memo，講者口徑）
- 講者稱晶背供電台積電 A16 及 Intel 皆已布局，可紓解布線空間並穩定電壓；A16 尚未推出，效益待觀察。電晶體未來垂直堆疊至更多通道時，可能需先進封裝做晶片堆疊，對準要求更嚴苛。
來源
- memo_國泰證期_先進封裝HBM矽光子技術解析_20261029 — 國泰證期研究部講座 Memo，2026-10-29；晶背供電 A16／Intel 布局
- 報告_福邦_半導體特化耗材展望202603，報告日：2026-03
- 260521_nmr_semi-renaissance，野村，2026-05-21（2片矽晶圓需求、CMP +20–30%、A16/A12 採用、2030F 矽晶圓需求增量）
A16 量產進度與 Super Power Rail（2026-05）
- TSMC 在 2026 技術論壇 / Citi 報告中將 BSPDN 商業化名稱定為 Super Power Rail（SPR），A16 為首個導入節點
- A16 PPA（相對 N2P）：速度 +8-10% 或功耗 -15~20%，密度 1.07-1.10x
- A14 量產進度：256Mb SRAM 良率已達 80%+；相對 N2 速度 +10-15% 或功耗 -25-30%
- A12 / A13 2029 量產目標（A12 採 Super Power Rail，高效能取向）
- 來源：活動_台積電技術論壇_20260514、報告_Citi_台積電2330_20260513