定義
Redistribution Layer（重佈線層），在晶片或晶圓表面製作金屬線路，將 I/O pad 從原始位置重新分佈，以符合封裝所需的 bump 位置與間距。RDL 是先進封裝的核心製程，也是 PSPI 材料的主要應用場景。
圖解
圖說：RDL 剖面示意（左）與俯視（右）：晶片原生 metal pad 經 RDL 銅線路重新佈線至 UBM＋solder bump，把 I/O 從晶片邊緣重分佈成面陣列。© Lam Research, via Semiconductor Engineering。
圖說：RDL 中介層與矽中介層技術比較：介電材料、線寬線距、成本差異一覽，以及 CoWoS-R、CoWoS-S、FOCos 各代表技術定位。
圖說：2023–2026(F) CoWoS 需求趨勢圖：CoWoS-R 需求隨先進封裝擴張，PSPI 等 RDL 介電材料需求同步增長。
flowchart TD
subgraph 中介層路線選擇
SiO2[SiO2 矽中介層
高成本 需晶圓廠製造
CoWoS-S]
RDL路線[RDL 中介層
低成本 封裝廠製造
PSPI/PBO 介電材料]
end
subgraph RDL封裝形式
CoWoS-R --> RDL路線
FOCoS --> RDL路線
FOPLP --> RDL路線
end
subgraph PSPI材料
正型PSPI[正型 PSPI
達興材料/永光/長興]
負型PSPI[負型 PSPI
三福化]
RDL路線 --> 正型PSPI
RDL路線 --> 負型PSPI
end
製程結構與材料組成
RDL 本質是「介電層 + 銅線路」交替堆疊的三明治結構：每一層由感光介電材絕緣、via 開孔導通上下層、PVD 種子層打底、電鍍銅成線，重複 N 次後以 UBM + bump 對外連接。
疊構剖面（兩層 RDL 示意，由上而下）
flowchart TB
BUMP[Bump / 銅柱\n對外連接] --- UBM[UBM 凸塊下金屬\nTi-Cu-Ni-Au 或 ENEPIG]
UBM --- PI3[頂層保護介電層\nPSPI / PBO]
PI3 --- M2[RDL 金屬層 2\n電鍍銅 3–8µm]
M2 --- V1[Via 層間導通\n介電層開孔+填銅]
V1 --- PI2[介電層 2\nPSPI / PBO 5–10µm]
PI2 --- M1[RDL 金屬層 1\nTi 阻障 + Cu 種子 + 電鍍銅]
M1 --- PI1[介電層 1\n應力緩衝+絕緣]
PI1 --- DIE[晶片原生 Al/Cu pad\npassivation 開口]
圖說：多層 RDL 疊構。線路密度由下往上遞減（fine → coarse），最底層貼晶片 pad 的線寬最細；層數越多、累積應力與良率挑戰越大（面外翹曲反因剛性上升而降低，銅含量越高效果越強，見 技術_晶片抗翹曲；4 層為目前良率甜蜜點，見下方 damascene 段）。
單層 RDL 製程流程（SAP 半加成法，目前 ≥2µm 主流）
flowchart TD
A[1. 介電層成膜\nPSPI/PBO 旋塗 或 乾膜壓合] --> B[2. 曝光 + 顯影\n感光介電直接開 via 免蝕刻]
B --> C[3. 固化 Cure\n170–230°C 醯亞胺化 收縮需受控]
C --> D[4. PVD 種子層\nTi 阻障 + Cu 種子 各 ~50–200nm]
D --> E[5. 光阻塗布 + 微影\n定義線路圖形]
E --> F[6. 電鍍銅 ECD\n線路與 via 同步填銅 3–8µm]
F --> G[7. 去光阻 + 種子層濕蝕刻\n去除線路以外的 Ti/Cu]
G --> H{還要下一層?}
H -->|是 重複 1–7| A
H -->|否| I[頂層保護層 + UBM + bump]
圖說：SAP 流程一層約 7 步。感光介電材（PSPI/PBO）是成本關鍵——直接曝光顯影開 via，省掉 SiO₂ 路線的沉積+乾蝕刻，讓 RDL 能在封裝廠用一般微影設備完成。sub-2µm 後種子層濕蝕刻會側蝕啃銅線，轉向 damascene（介電開溝→填銅→CMP 磨平，見下方 1µm 工程實證段）。
三條製程路線總覽
| 路線 | 適用線寬 L/S | 原理 | 關鍵差異 |
|---|---|---|---|
| SAP 半加成法 | ≥2µm（優化薄種子層可延伸至 ~1.5µm） | 種子層全面打底→光阻開口→電鍍長銅→去光阻＋種子層濕蝕刻 | 封裝廠既有產線即可做；細線時濕蝕刻側蝕啃線是極限來源 |
| mSAP 改良半加成法 | 載板級（~5–10µm 起） | 超薄銅箔取代濺鍍種子層，其餘同 SAP | 主用於 ABF/BT 載板線路，非晶圓級 RDL 主流 |
| Damascene 鑲嵌法 | sub-2µm～1µm 以下 | 介電開溝→PVD 阻障種子→電鍍填溝→CMP 磨平 | 免蝕刻無側蝕、三面阻障、逐層平坦；需新增 CMP 設備與耐磨低收縮介電材 |
面板級（FOPLP）的四條 PCB 出身工法
上表是以線寬為軸的三條金屬化路線；若以介電材＋圖形化手段為軸，面板級 RDL 另有四條源自 PCB 產線的工法——(A) 光敏樹脂＋SAP（J-Devices，L/S 20µm）、(B) RCC＋LDI 減成（Fraunhofer）、(C) 乾膜＋2.5 代 TFT-LCD 微影（矽品 P-FO，單層 RDL）、(D) ABF＋SAP＋LDI（介電 10µm／導體 5µm，可多層）。比較表與四張流程剖面圖見 技術_FOPLP。
Die-First 與 Die-Last 實務流程（ABF 介電、乾式製程切入點）
圖說：Die-First／Face-up（ABF 為介電基材）RDL 流程剖面。左欄：Carrier + Release film 上並排 KGD 與 EMC → ABF Vacuum Lamination → Laser Drilling (Via) ＋Desmear by Dry Etching→PVD Sputtering Ti/Cu Seed Layer→ Dry Film Lamination；右欄：Laser Drilling → Cu Plating → Dry Film Removal / Seed Layer Etching → Repeat for Multilayer Build-up → Solder Ball Mounting。圖上兩處★藍字標記為凌嘉設備切入點。© 3644_凌嘉科技（興） 官網（web_凌嘉RDL製程_官網_20260726）。
圖說：Die-Last 流程四步——Carrier → RDL on Carrier With Plasma Etching / Sputtering → Die Assembly（KGD 面朝下貼上已完成的 RDL）→ Molding（EMC 包覆）→ Carrier Removal / Solder Ball Mounting（同側植球）。Die-First 直接在 KGD 上重佈線，良率風險由 KGD 承擔；Die-Last 先做完 RDL 驗好再貼晶片，避免 KGD 損失，代價是多一道臨時載板與移除工序。© 3644_凌嘉科技（興） 官網（web_凌嘉RDL製程_官網_20260726）。
濕製程轉乾製程（ESG ＋ 細線雙驅動）
上圖兩處★不是廠商行銷點綴，而是 RDL 目前最實際的台廠切入口：基材清潔／除膠渣（Desmear）由濕式過錳酸鉀轉乾式電漿（ABF 含 50–70% SiO₂ 填料，藥水吃不動填料），種子層去除也從藥水濕蝕刻（等向性造成 sub-2µm 底切）朝 BCl₃/Cl₂ 電漿乾蝕刻演進，業界常見折衷是「濕去厚 Cu ＋ 乾去薄 Ti/TiW」兩段式。完整原理、供應商與投資觀察見 技術_Desmear與Descum。
RDL-first / chip-last 完整流程：Carrier、Molding 與永久載板的順序
圖說：Brewer Science 的 RDL-first / chip-last 流程圖。多層 RDL、KGD 接合、epoxy molding 與 mold grinding 都在臨時 carrier 上完成，之後才以雷射釋放 carrier 並清除 release layer。來源：web_Brewer_RDLFirst雷射釋放_20260726。
典型的單載板 RDL-first fan-out 主流程為：
flowchart LR
A[Glass temporary carrier<br/>+ sacrificial release layer] --> B[多層 RDL 製作]
B --> C[RDL 電測<br/>確認 known-good RDL]
C --> D[KGD flip-chip / die bonding]
D --> E[Underfill / epoxy molding]
E --> F[Mold grinding]
F --> G[Laser debond<br/>移除 temporary carrier]
G --> H[清除 release layer]
H --> I{Final architecture}
I -->|Fan-out WLP/PLP| J[UBM / solder ball<br/>切割後直接上 PCB]
I -->|Fan-out on substrate| K[C4 / bump<br/>接合永久 ABF substrate]
不要把 carrier 與永久 substrate 混為同一層
- Temporary carrier 是製程支撐：RDL 太薄，需要玻璃或矽 carrier 維持平整度與微影對位；完工後必須 debond。
- Permanent package substrate 是成品結構：只有 fan-out-on-substrate / FOCoS 類架構才在後端把已成形的 fan-out assembly 接到 ABF 載板；純 FOWLP/FOPLP 可直接植球上 PCB。
- 因此典型流程是 carrier 上 molding → debond → 視架構需求接 ABF，不是先把裸 RDL 放到 ABF 才 molding。
但 RDL-first 並非只有一種旅行路徑。某些細線寬面板流程會先在 carrier A 製作 RDL，再鍵合 carrier B、移除 carrier A，將細線寬面翻到上方後才做 chip-to-RDL bonding；這是 carrier transfer 變體，仍不等於「一開始在永久 ABF 載板上做 RDL」。Lau 等人的 chip-last FOPLP 論文明確描述 RDL-first substrate 在臨時玻璃 carrier 上製作，並依線寬順序選擇是否進行第二次 carrier transfer。
各步驟所需設備與供應商
| # | 製程步驟 | 設備類型 | 國際主要供應商 | 台廠切入 |
|---|---|---|---|---|
| 1 | 介電層成膜（PSPI/PBO 旋塗或乾膜壓合） | 塗佈 track／壓膜機 | 塗佈顯影 track 國際主導 | 2467_志聖工業（市）（塗佈/壓膜/烘烤，G2C+ 聯盟）、6664_群翊（櫃）（烘烤塗佈） |
| 2 | 曝光＋顯影（感光介電開 via） | stepper／LDI／maskless 曝光機 | Canon、Ushio、Veeco/Ultratech、EVG、ASML XT:260 | 1595_川寶（櫃）（LDI）、微影半導體 LSE（未上市，詳下方曝光設備表） |
| 3 | 固化 Cure（170–230°C 醯亞胺化） | 固化爐（真空固化為 HVM 新趨勢） | —（SemiEng 引述真空固化路線） | 志聖／群翊（烘烤爐段延伸） |
| 3.5 | Desmear 除膠渣／Descum 去殘膠（雷射開孔後、顯影後） | 濕式過錳酸鉀線／乾式電漿機 | 濕式化學 MKS Atotech、MacDermid；乾式電漿 PSK、ULVAC、Nordson MARCH | 3644_凌嘉科技（興）（Plasma Desmear/Descum、Ti etching）、3580_友威科（櫃）（PP Desmear、DF/SR Descum）、3131_弘塑（櫃）（濕式）。詳見 技術_Desmear與Descum |
| 4 | PVD 種子層（Ti 阻障＋Cu 種子） | 濺鍍機 | AMAT、Evatec | 3580_友威科（櫃）（RDL TiCu 種子層）、6937_天虹（市）（台灣首家自製 PVD）、3644_凌嘉科技（興）（Ti/Cu seed 濺鍍） |
| 5 | 光阻塗布＋微影（定義線路） | 厚膜光阻 track＋曝光機 | 同步驟 1、2 | 同步驟 1、2 |
| 6 | 電鍍銅 ECD（線路與 via 填銅） | 電鍍機（多段電流密度控制） | Lam、ASMPT | 3485_敘豐（櫃）（濕製程電鍍自動化） |
| 7 | 去光阻＋種子層蝕刻（濕式為主，Ti/TiW 段正轉乾式電漿） | wet bench 濕製程設備／BCl₃-Cl₂ 電漿蝕刻機 | 國際濕製程大廠；乾式 PSK、ULVAC、Lam、AMAT | 3131_弘塑（櫃）、3583_辛耘（市）（清洗/去膜/濕蝕刻）；乾式 3644_凌嘉科技（興）、3580_友威科（櫃） |
| ＋ | CMP 平坦化（damascene 路線必備；多層 SAP 亦用於介電層平坦） | CMP 研磨機 | AMAT、Ebara（panel 級 CMP 開發中） | 5443_均豪精密（櫃）、7768_頌勝科技（市） |
| ＋ | 製程檢測（CD/缺陷/翹曲） | AOI／metrology | Onto Innovation（SemiEng 引述） | 見 供應鏈_半導體製程設備 檢測段 |
國際供應商名單來源：research_RDL與BalanceFilm_2026-07-10（曝光 Canon/EVG/ASML、PVD AMAT/Evatec、電鍍 Lam/ASMPT、CMP AMAT/Ebara）；台廠對應以 供應鏈_半導體製程設備 已驗證列為準。層數越多，1–7 步重複次數越多——設備需求與層數成正比，是「面積×採用率×層數」三軸中設備端最直接的量化錨點。
材料組成一覽
| 部位 | 材料 | 功能與關鍵要求 | 台股對應 |
|---|---|---|---|
| 介電層 | PSPI（感光聚醯亞胺）/ PBO（聚苯並噁唑） | 絕緣+應力緩衝；感光可直接圖形化；低溫固化（<230°C，晶片已在場）、低收縮、低 Dk/Df | 5234_達興材料（市）、1711_永光（市）、1717_長興（市）（正型）；4755_三福化（市）（負型顯影） |
| 種子層 | Ti 或 TiW（阻障/黏附）+ Cu（導電打底） | PVD 濺鍍 ~50–200nm；擋銅擴散進介電層、增附著力（見 技術_薄膜沉積、技術_濺鍍靶材） | 3580_友威科（櫃）（設備） |
| 導體 | 電鍍銅（ECD） | 線路本體 3–8µm；孔內/面內厚度均勻性靠多段電流密度控制 | 3485_敘豐（櫃）（設備） |
| UBM | Ti/Cu/Ni/Au 疊層 或 ENEPIG | bump 與 RDL 間的擴散阻障+可焊層 | — |
| 光阻/顯影 | 厚膜光阻；TMAH 水系（正型）/ 有機溶劑（負型） | L/S 解析度與側壁垂直度 | 1711_永光（市）、4755_三福化（市） |
| 清洗/除渣 | 電子級清洗劑 | via 底部殘留物去除（影響接觸電阻） | 1773_勝一（市） |
介電材四大選型指標（也是 PSPI 供應商的競爭軸）： 1. 固化溫度：fan-out 製程晶片已封在裡面，固化必須壓在 200–230°C 以下——這是 PSPI/PBO 取代 SiO₂（>400°C）的根本原因之一。 2. 固化收縮率：收縮大→翹曲與 via 變形（Sumitomo Bakelite 全醯亞胺化液態介電質做到 4% 即為賣點，見下方 ECTC 段）。 3. CTE / 模數：與銅（~17ppm）失配決定多層堆疊的累積應力（詳 分析_RDL與大面積封裝應力控制）。 4. Dk/Df：UCIe / SerDes 速率拉高後，介電損耗直接吃訊號完整性預算。
PSPI 在 RDL 中的角色
傳統 RDL 使用 SiO2 作介電層（需晶圓廠設備），現代先進封裝轉向 PSPI/PBO： - 可在封裝廠使用一般微影設備處理，大幅降低成本 - PSPI 光敏特性允許直接圖形化，省去額外 SiO2 蝕刻步驟 - 正型 PSPI（水系顯影）：環保，海外廠商主導（~90% 市占），台灣廠商有進口替代機會 - 負型 PSPI（有機溶劑顯影）：技術成熟，三福化為台灣主供
關鍵技術趨勢
- CoWoS-R：以 RDL 取代矽中介層，降低成本但密度略低
- FOCoS（Chip Last）：先製作 RDL 再放置晶片
- FOPLP RDL First：在面板上先製作 RDL，再進行晶片嵌入，有利大面積封裝與成本
- WMCM：在晶圓級 fan-out 封裝內用多層 RDL 並排整合 AP、記憶體與 I/O 等功能 die，詳見 技術_WMCM
- 線寬/線距（L/S）推進：2µm L/S → 1µm L/S 趨勢，推動 PSPI 材料升級
技術瓶頸 / 風險
- 大面積封裝翹曲（FOPLP 尤為嚴重）
- L/S 推進至 1µm 以下的圖形解析度
- PSPI 材料與金屬間的黏附性與可靠性
量產實例：InFO RDL via 尺寸與 capture pad
圖說：量產品實體剖面——TSMC InFO（Apple A14）RDL via contact 20µm、Cu capture pad 直徑 50µm、Cu stud 25µm；Deca M-Series 以 adaptive patterning 免 capture pad，30µm Cu stud 直連。capture pad 是吸收對位公差的犧牲面積，取消它是 RDL 密度提升的重要槓桿（詳見 技術_InFO與Fan-out封裝 Deca 段）。© Prismark／Deca, via Semiconductor Engineering。
ECTC 2026 微縮路線圖（SemiAnalysis 2026-07-02）
- 驅動力：UCIe 3.0（最高 64 GT/s 的 die-to-die 互連）收緊有機中介層的訊號完整性要求
- L/S 路線：10/10µm（~2015）→ 2/2µm（現況）→ 1/1µm（下一目標）；sub-2µm 銅製程從 semi-additive plating（SAP）轉向 damascene（SAP vs damascene 差異與各廠進度見專頁），CMP 平坦化與低收縮介電質成為關鍵 gating 步驟
- 各家進度：
- Resonac：polymer damascene + panel CMP，320×320mm 玻璃 panel 上 2/2µm 四層 via-and-trench
- imec + Fujifilm：300mm 晶圓 1/1µm damascene
- Ushio：1.5/1.5µm 跨 18-reticle 曝光場無 stitching，16 次曝光覆蓋 510×515mm panel
- Sumitomo Bakelite + Georgia Tech：全醯亞胺化液態介電質，200°C 固化收縮僅 4%、2/2µm L/S
- GUC（創意電子）+ TSMC：8 層 CoWoS-R RDL（近期平台上限）上整合 64-bit UCIe-A（TSMC N3 test chip、45µm bump pitch、6 層 2/2µm 訊號 + 1 層電源），32 GT/s 實測眼寬 0.77 UI、模擬 36 GT/s 0.74 UI——證明有機中介層可滿足高速 chiplet 系統的 SI/PI 要求
圖說：GUC UCIe-A 眼圖四張——on-board 實測 0.82UI/0.40UI、on-die 實測 0.87UI/0.77UI。來源：GUC, ECTC 2026 © SemiAnalysis
1µm Damascene 工程實證（Veeco/Ultratech + imec + JSR 論文，2026-07-10 補充）
以感光性永久介電材（JSR 酚醛樹脂系、負型、2.38% TMAH 顯影、CTE <60ppm、Tg >200°C）直接微影開溝，免乾蝕刻：i-line 步進曝光（0.20 NA）→ UV cure + 硬烤 → 低溫 Ti/Cu 種子層（30nm Ti + 150nm Cu，室溫沉積防聚合物起皺）→ 電鍍填銅 → 四步 CMP（快速去銅→慢速著陸→阻障層去除→聚合物回蝕）。300mm 全晶圓 CD 1012nm、3σ 105nm，1.0µm meandercomb 漏電測試良率 100%。SAP／damascene 差異與各廠進度詳見 技術_Damascene。
圖說：Amkor dual damascene 4 層 RDL 實體剖面——2/1µm L/S 線路陣列（左）與 2µm via stack（右），銅線嵌在介電層內、逐層 CMP 磨平。© Amkor, via Semiconductor Engineering。
- 對比 SAP 的核心優勢：免種子層濕蝕刻（SAP 在 1µm 線寬會側蝕啃咬銅線底部）；CMP 平坦表面把後續層曝光 DOF（1µm 解析度時僅 ~3µm）救回來；Ti 阻障層三面包銅提升電遷移可靠度。
- 產業現況（SemiEng）：OSAT 量產最先進 2/2µm；Amkor 已展示 dual damascene 4 層 2/1µm；4 層 RDL 成熟良率達 99%，估未來數年 85% 封裝需求 4 層即可滿足——多層化與 1µm 微縮主要由 HBM 資料匯流排與 chiplet D2D 驅動。
- Chip-last（RDL first）興起：先在玻璃載板上做 RDL、驗好再放 KGD（known good die），良率與成本雙優，Samsung chip-last FOWLP 封裝厚度比 FCBGA 減半（0.26mm）。
關鍵廠商
材料端（PSPI / 顯影 / 清洗）
| 環節 | 廠商 | 角色 |
|---|---|---|
| 正型 PSPI 介電材料 | 5234_達興材料（市） | RDL 介電層材料 |
| 正型 PSPI | 1711_永光（市） | 光阻/PSPI 材料 |
| 正型 PSPI | 1717_長興（市） | PSPI 封裝材料 |
| 負型 PSPI 顯影材料 | 4755_三福化（市） | 有機溶劑系顯影液 |
| 封裝清洗劑 | 1773_勝一（市） | RDL 製程清洗 |
設備端
逐步驟設備與供應商對應見上方「[[#各步驟所需設備與供應商]]」總表。台廠切入邏輯：從玻璃載板供應鏈的 PVD/電鍍/CMP 段延伸進 RDL 金屬化（友威科濺鍍、敘豐電鍍、均豪 CMP），濕製程段（弘塑/辛耘）與黃光段（志聖/群翊/川寶）則自 CoWoS 與載板產線橫向擴充。
曝光設備（RDL 微影，台廠自主化最低的環節）
國際：Canon（i-line 步進/面板機）、Veeco/Ultratech AP300、Ushio（1.5µm 跨 18 光罩場無縫）、EVG LITHOSCALE（無光罩、即時翹曲補償）、ASML XT:260。台廠切入者：
| 廠商 | 路線 | 進度（2026-07） |
|---|---|---|
| 微影半導體 LSE（未上市） | LED 冷光源步進投影曝光機（取代汞燈、能耗 1/100）＋自主專利高焦深（DOF）鏡頭——直攻 RDL/FOPLP 翹曲失焦痛點；提供塗佈顯影＋曝光＋檢測 turn-key | 南科生產基地＋2026-01 國科會核准進駐竹科設研發中心；與駿吉-KY(1591) 同董事長（胡德立），以「白牌 DDR4/5 晶片帶設備進封測廠」模式建立驗證實績；2026 營收目標 5 億，規劃 2026Q4–2027 登錄興櫃 |
| 1595_川寶（櫃） | LDI 直寫曝光延伸 RDL 黃光；另建 TGV 金屬化代工線 | 早期客戶對接；2025 已獲欣興防焊 LDI 訂單 |
| 2467_志聖工業（市） | 曝光＋壓膜＋烘烤整段光/熱製程（G2C+ 聯盟） | 已入台積電先進封裝供應鏈 |
來源：research_RDL曝光設備_微影半導體與川寶_2026-07-10（agy 2026-07-10；微影半導體官網已驗證）。微影半導體為未上市公司，數字屬媒體彙整、中信心；興櫃掛牌後再開公司頁。
詳細製程瓶頸與國際對手見 技術_玻璃芯基板。
相關技術
- 技術_PSPI
- 技術_TSV
- 技術_玻璃芯基板
- 技術_Desmear與Descum（步驟 3.5／7 的除膠渣與種子層去除，濕轉乾）
供應鏈
→ 供應鏈_半導體特化耗材 → 供應鏈_玻璃芯基板
來源
- 報告_福邦_半導體特化耗材展望202603，報告日：2026-03
- 報告_呂紹旭_玻璃載板FOPLP_20260508，報告日：2026-05-08（PVD/電鍍/CMP 設備關鍵模組）
- memo_玻璃載板FOPLP台廠設備_20260510，2026-05-10（RDL 金屬化臺廠設備商：友威科、敘豐、均豪精密）
- 報告_SemiAnalysis_ECTC2026先進封裝_20260702，SemiAnalysis，2026-07-02（UCIe 3.0 驅動、2/2→1/1µm、SAP→damascene、Resonac/imec/Ushio 進度、GUC CoWoS-R UCIe-A 32GT/s）
- web_1um_Damascene_RDL論文_Veeco_imec_JSR_20260710（1µm damascene 製程細節與電性數據）
- web_RDL_FanOut改良_SemiEng_20260710（4 層 RDL 99% 良率、chip-last 趨勢、Amkor 2/1µm dual damascene）
- web_Brewer_RDLFirst雷射釋放_20260726（Brewer Science，RDL-first 全流程圖：玻璃 carrier → 多層 RDL → die attach → molding / grinding → laser debond / clean）
- Chip-Last (RDL-First) Fan-Out Panel-Level Packaging for Heterogeneous Integration（J. H. Lau et al., IMAPS 2020；臨時玻璃 carrier、carrier transfer 變體與 chip-to-RDL bonding）
- Optimization of laser release layer, glass carrier, and organic build-up layer to enable RDL-first FOWLP（IMAPS 2016；流程圖顯示 underfill / molding 後才 carrier separation，再做 bump）
- 製程疊構/SAP 流程/材料組成段（2026-07-22）：業界通識彙整，與上列福邦/SemiAnalysis/JSR 論文來源交叉一致
- research_RDL與BalanceFilm_2026-07-10（agy 2026-07-10：PSPI 市場 2025 ~18 億美元→2034 42 億、CAGR ~10.8%，旭化成/HD MicroSystems/住友培克/東麗/富士/JSR 主導；曝光 Canon/EVG/ASML、PVD AMAT/Evatec、電鍍 Lam/ASMPT、CMP AMAT/Ebara）
- web_凌嘉RDL製程_官網_20260726（凌嘉科技官網「先進封裝重佈線層製程」，2026-07-26 擷取：Die-First/Face-up 與 Die-Last 流程剖面圖、L/S 三層應用分流「晶圓廠超細線路／封裝廠細線路／載板廠細線路」、Desmear/Descum/Ti etching/seed 濺鍍能力、ESG 濕轉乾口徑）
- web_FOPLP_RDL四種製備方法_absm_20260726（艾邦半導體網 2026-02，整理自 J. H. Lau 專書：FOPLP RDL 四種 PCB 出身工法，見 技術_FOPLP）
- agy 網搜（2026-07-26）：Desmear/Descum 定義、濕式過錳酸鉀 vs CF₄/O₂ 電漿、BCl₃/Cl₂ 去 Ti/TiW 底切問題與兩段式混合方案——中信心，整理於 技術_Desmear與Descum
- 圖片（2026-07-26 自 SemiEng 原文擷取，© 各原始出處）：Lam Research RDL 剖面示意、Amkor 4 層 2/1µm dual damascene SEM（web_RDL_FanOut改良_SemiEng_20260710）、TSMC InFO／Deca M-Series via 剖面（web_FanOut封裝競爭_SemiEng_20260717）