定義
Redistribution Layer（重佈線層），在晶片或晶圓表面製作金屬線路，將 I/O pad 從原始位置重新分佈，以符合封裝所需的 bump 位置與間距。RDL 是先進封裝的核心製程，也是 PSPI 材料的主要應用場景。
圖解
圖說：RDL 中介層與矽中介層技術比較：介電材料、線寬線距、成本差異一覽，以及 CoWoS-R、CoWoS-S、FOCos 各代表技術定位。
圖說：2023–2026(F) CoWoS 需求趨勢圖：CoWoS-R 需求隨先進封裝擴張，PSPI 等 RDL 介電材料需求同步增長。
flowchart TD
subgraph 中介層路線選擇
SiO2[SiO2 矽中介層
高成本 需晶圓廠製造
CoWoS-S]
RDL路線[RDL 中介層
低成本 封裝廠製造
PSPI/PBO 介電材料]
end
subgraph RDL封裝形式
CoWoS-R --> RDL路線
FOCoS --> RDL路線
FOPLP --> RDL路線
end
subgraph PSPI材料
正型PSPI[正型 PSPI
達興材料/永光/長興]
負型PSPI[負型 PSPI
三福化]
RDL路線 --> 正型PSPI
RDL路線 --> 負型PSPI
end
技術原理
RDL 製程在晶片/晶圓表面依序： 1. 介電層塗布：塗布 PSPI（感光聚醯亞胺）或 PBO（聚苯惡唑） 2. 圖形化：UV 曝光 + 顯影，形成通孔圖案 3. 金屬化：濺鍍種子層（TiCu）+ 電鍍銅佈線 4. 平坦化：重複上述步驟，形成多層 RDL
PSPI 在 RDL 中的角色
傳統 RDL 使用 SiO2 作介電層（需晶圓廠設備），現代先進封裝轉向 PSPI/PBO： - 可在封裝廠使用一般微影設備處理，大幅降低成本 - PSPI 光敏特性允許直接圖形化，省去額外 SiO2 蝕刻步驟 - 正型 PSPI（水系顯影）：環保，海外廠商主導（~90% 市占），台灣廠商有進口替代機會 - 負型 PSPI（有機溶劑顯影）：技術成熟，三福化為台灣主供
關鍵技術趨勢
- CoWoS-R：以 RDL 取代矽中介層，降低成本但密度略低
- FOCoS（Chip Last）：先製作 RDL 再放置晶片
- FOPLP RDL First：在面板上先製作 RDL，再進行晶片嵌入，有利大面積封裝與成本
- WMCM：在晶圓級 fan-out 封裝內用多層 RDL 並排整合 AP、記憶體與 I/O 等功能 die，詳見 技術_WMCM
- 線寬/線距（L/S）推進：2µm L/S → 1µm L/S 趨勢，推動 PSPI 材料升級
技術瓶頸 / 風險
- 大面積封裝翹曲（FOPLP 尤為嚴重）
- L/S 推進至 1µm 以下的圖形解析度
- PSPI 材料與金屬間的黏附性與可靠性
ECTC 2026 微縮路線圖（SemiAnalysis 2026-07-02）
- 驅動力：UCIe 3.0（最高 64 GT/s 的 die-to-die 互連）收緊有機中介層的訊號完整性要求
- L/S 路線：10/10µm（~2015）→ 2/2µm（現況）→ 1/1µm（下一目標）；sub-2µm 銅製程從 semi-additive plating（SAP）轉向 damascene，CMP 平坦化與低收縮介電質成為關鍵 gating 步驟
- 各家進度：
- Resonac：polymer damascene + panel CMP，320×320mm 玻璃 panel 上 2/2µm 四層 via-and-trench
- imec + Fujifilm：300mm 晶圓 1/1µm damascene
- Ushio：1.5/1.5µm 跨 18-reticle 曝光場無 stitching，16 次曝光覆蓋 510×515mm panel
- Sumitomo Bakelite + Georgia Tech：全醯亞胺化液態介電質，200°C 固化收縮僅 4%、2/2µm L/S
- GUC（創意電子）+ TSMC：8 層 CoWoS-R RDL（近期平台上限）上整合 64-bit UCIe-A（TSMC N3 test chip、45µm bump pitch、6 層 2/2µm 訊號 + 1 層電源），32 GT/s 實測眼寬 0.77 UI、模擬 36 GT/s 0.74 UI——證明有機中介層可滿足高速 chiplet 系統的 SI/PI 要求
圖說：GUC UCIe-A 眼圖四張——on-board 實測 0.82UI/0.40UI、on-die 實測 0.87UI/0.77UI。來源：GUC, ECTC 2026 © SemiAnalysis
1µm Damascene 工程實證（Veeco/Ultratech + imec + JSR 論文，2026-07-10 補充）
以感光性永久介電材（JSR 酚醛樹脂系、負型、2.38% TMAH 顯影、CTE <60ppm、Tg >200°C）直接微影開溝，免乾蝕刻：i-line 步進曝光（0.20 NA）→ UV cure + 硬烤 → 低溫 Ti/Cu 種子層（30nm Ti + 150nm Cu，室溫沉積防聚合物起皺）→ 電鍍填銅 → 四步 CMP（快速去銅→慢速著陸→阻障層去除→聚合物回蝕）。300mm 全晶圓 CD 1012nm、3σ 105nm，1.0µm meandercomb 漏電測試良率 100%。
- 對比 SAP 的核心優勢：免種子層濕蝕刻（SAP 在 1µm 線寬會側蝕啃咬銅線底部）；CMP 平坦表面把後續層曝光 DOF（1µm 解析度時僅 ~3µm）救回來；Ti 阻障層三面包銅提升電遷移可靠度。
- 產業現況（SemiEng）：OSAT 量產最先進 2/2µm；Amkor 已展示 dual damascene 4 層 2/1µm；4 層 RDL 成熟良率達 99%，估未來數年 85% 封裝需求 4 層即可滿足——多層化與 1µm 微縮主要由 HBM 資料匯流排與 chiplet D2D 驅動。
- Chip-last（RDL first）興起：先在玻璃載板上做 RDL、驗好再放 KGD（known good die），良率與成本雙優，Samsung chip-last FOWLP 封裝厚度比 FCBGA 減半（0.26mm）。
關鍵廠商
材料端（PSPI / 顯影 / 清洗）
| 環節 | 廠商 | 角色 |
|---|---|---|
| 正型 PSPI 介電材料 | 5234_達興材料（市） | RDL 介電層材料 |
| 正型 PSPI | 1711_永光（市） | 光阻/PSPI 材料 |
| 正型 PSPI | 1717_長興（市） | PSPI 封裝材料 |
| 負型 PSPI 顯影材料 | 4755_三福化（市） | 有機溶劑系顯影液 |
| 封裝清洗劑 | 1773_勝一（市） | RDL 製程清洗 |
設備端（金屬化與平坦化）
RDL 製程步驟 3（金屬化）與步驟 4（平坦化）所需設備，與玻璃載板六大製程的 PVD/電鍍/CMP 段重疊；台廠近年從玻璃載板供應鏈延伸切入 RDL 金屬化設備：
| 環節 | 廠商 | 角色 |
|---|---|---|
| 種子層 PVD 濺鍍 | 3580_友威科（櫃） | 真空濺鍍領導；玻璃孔壁 / RDL TiCu 種子層 |
| 電鍍銅佈線 | 3485_敘豐（櫃） | 濕製程電鍍自動化標竿；多段電流密度控制 |
| 平坦化 / CMP 研磨 | 5443_均豪精密（櫃） | 半導體設備聯盟核心；亞微米級平整度，控制多層 RDL 累積翹曲 |
曝光設備（RDL 微影，台廠自主化最低的環節）
國際：Canon（i-line 步進/面板機）、Veeco/Ultratech AP300、Ushio（1.5µm 跨 18 光罩場無縫）、EVG LITHOSCALE（無光罩、即時翹曲補償）、ASML XT:260。台廠切入者：
| 廠商 | 路線 | 進度（2026-07） |
|---|---|---|
| 微影半導體 LSE（未上市） | LED 冷光源步進投影曝光機（取代汞燈、能耗 1/100）＋自主專利高焦深（DOF）鏡頭——直攻 RDL/FOPLP 翹曲失焦痛點；提供塗佈顯影＋曝光＋檢測 turn-key | 南科生產基地＋2026-01 國科會核准進駐竹科設研發中心；與駿吉-KY(1591) 同董事長（胡德立），以「白牌 DDR4/5 晶片帶設備進封測廠」模式建立驗證實績；2026 營收目標 5 億，規劃 2026Q4–2027 登錄興櫃 |
| 1595_川寶（櫃） | LDI 直寫曝光延伸 RDL 黃光；另建 TGV 金屬化代工線 | 早期客戶對接；2025 已獲欣興防焊 LDI 訂單 |
| 2467_志聖工業（市） | 曝光＋壓膜＋烘烤整段光/熱製程（G2C+ 聯盟） | 已入台積電先進封裝供應鏈 |
來源：research_RDL曝光設備_微影半導體與川寶_2026-07-10（agy 2026-07-10；微影半導體官網已驗證）。微影半導體為未上市公司，數字屬媒體彙整、中信心；興櫃掛牌後再開公司頁。
詳細製程瓶頸與國際對手見 技術_玻璃芯基板。
相關技術
供應鏈
→ 供應鏈_半導體特化耗材 → 供應鏈_玻璃芯基板
來源
- 報告_福邦_半導體特化耗材展望202603，報告日：2026-03
- 報告_呂紹旭_玻璃載板FOPLP_20260508，報告日：2026-05-08（PVD/電鍍/CMP 設備關鍵模組）
- memo_玻璃載板FOPLP台廠設備_20260510，2026-05-10（RDL 金屬化臺廠設備商：友威科、敘豐、均豪精密）
- 報告_SemiAnalysis_ECTC2026先進封裝_20260702，SemiAnalysis，2026-07-02（UCIe 3.0 驅動、2/2→1/1µm、SAP→damascene、Resonac/imec/Ushio 進度、GUC CoWoS-R UCIe-A 32GT/s）
- web_1um_Damascene_RDL論文_Veeco_imec_JSR_20260710（1µm damascene 製程細節與電性數據）
- web_RDL_FanOut改良_SemiEng_20260710（4 層 RDL 99% 良率、chip-last 趨勢、Amkor 2/1µm dual damascene）
- research_RDL與BalanceFilm_2026-07-10（agy 2026-07-10：PSPI 市場 2025 ~18 億美元→2034 42 億、CAGR ~10.8%，旭化成/HD MicroSystems/住友培克/東麗/富士/JSR 主導；曝光 Canon/EVG/ASML、PVD AMAT/Evatec、電鍍 Lam/ASMPT、CMP AMAT/Ebara）