CoPoS

定義

CoPoS（Chip on Panel on Substrate）可理解為把先進封裝從圓形晶圓載體推向方形 panel / carrier 的路線，與 技術_FOPLP、RDL-First、玻璃 / 方形 carrier 相關。華南投顧報告提到 CoPoS 採 310×310mm 方形 carrier，對搬運速度、對位精度、翹曲控制與濕製程穩定度要求更高。其根本動機是面積經濟——方形面板貼合方形大晶片，面積利用率顯著高於圓晶圓；當 AI 加速器中介層尺寸朝 5.5–9× 光罩擴張、CoWoS 產能與成本吃緊時，面板化是延續尺寸/成本曲線的下一步。

面積經濟量化參考（群益 x 定錨，2026-07-08）

報告_群益定錨_2026半導體先進封裝設備展望_20260708 一張「Panel Inevitable as Computility Increases」圖表，以同一 reticle size（7.5x）比較不同載體可容納的封裝單位數：12 吋圓形晶圓約 6 個、Panel 300（方形）約 12 個、Panel 510×515（方形）約 35 個——即同尺度下 510×515mm 方形面板單位數量約為 12 吋圓晶圓的 5.8 倍，具體印證上段「面積利用率顯著高於圓晶圓」之量化參考點（讀圖近似值，非圖中列印數字）。

圖說：12 吋圓形晶圓 vs Panel 300 vs Panel 510×515 面積效率比較，同 7.5x reticle size 下可用單位數 6／12／35。來源：報告_群益定錨_2026半導體先進封裝設備展望_20260708，群益證券 x 定錨產業筆記，2026-07-08。

與 CoWoS / FOPLP 的差異

製程結構（Chip-Last / RDL-First）

高階 CoPoS 採 RDL-First ＋ Chip-Last：先在（玻璃）載板上做好高品質 RDL，再貼裝已測良的大晶片。流程主幹：

1. 玻璃 carrier 備製
2. 下層 RDL（微影 / 電鍍）
3. 晶片面朝下貼合（Chip-Last）
4. 封膠 Molding
5. 上層 RDL ＋ bump
6. 解鍵合（debond）/ 切割

四大挑戰（方形大面板相對圓晶圓）

玻璃六大關鍵製程設備鐵路圖

玻璃載板設備需求對應「TGV 雷射改質 → 蝕刻通孔 → AOI 檢測 → PVD 種子層 → 電鍍銅 → CMP 研磨」六大製程，台廠多從 PCB/面板/半導體既有技術延伸切入；AOI 為台廠相對優勢環節。

材料端（玻璃原片 Corning/AGC/SCHOTT、PSPI、顯影、清洗、TGV 氣體）詳見 技術_玻璃芯基板、供應鏈_玻璃芯基板。

封裝 / 製造端與採用端

oS 架構深解與 PI 提升機制（郭明錤 2026-06-11）

來源：郭明錤對台積電 JPCA Show 2026-06-11 簡報外流頁「Glass Substrate Development for CoWoS」的解讀（memo_郭明錤_台積電玻璃芯基板oS解讀_20260611）。

結構與 oS 的地位： - 玻璃核心基板為三層設計：玻璃核心（Glass Core）夾在兩層 ABF 增層（Build-up）之間——即 CoPoS 中的「oS」。 - 台積電測試時是把玻璃基板（簡報標 glass-SBT）與既有 CoW（Chip-on-Wafer，測試載具） 搭配，而非與 CoP 搭配——凸顯 oS 的重要性更勝 CoP。 - oS 解決翹曲（Warpage）與耐用性，直接決定晶片「做不做得到、能不能運作」，是「雪中送炭」的標配；CoP 解決生產效率與切割經濟性（攸關成本 / 價格），屬「錦上添花」的優化。

PI（電源完整性）提升機制——對客戶的核心價值： - 玻璃核心基板變薄 → TGV 垂直導通通道變短 → 通道電阻 R 與迴路電感 L 雙降 → PI（Power Integrity）提升。 - 更好的 PI → 更穩定供電 → 釋放更多 Power Headroom → 可整合更多電晶體 / 拉高時脈 → 更強 AI 算力。 - 客戶不為「生產效率」（晶圓廠基本責任）付溢價，但願為 AI 算力增長買單——這是 Nvidia 對玻璃核心基板態度積極的原因。

成本邏輯（為何高單價不阻礙採用）： - 玻璃單片成本比現有 ABF 高出數倍（群創加工的玻璃單價最貴、為最核心關鍵材料）。 - 但基板僅佔 AI 晶片 BOM 的低個位數（1–5%），而封裝良率損失金額往往達基板成本的 5–10 倍；玻璃核心基板能提高良率、降低封裝良率損失，故高單價不阻礙採用意願。

規格與供應鏈調查： - 簡報玻璃核心基板由 250×250mm 全尺寸基板切割而來；ABF 增層主用味之素 GL107 混 ABF-GCP，測試 24–28 層（2027–2028 AI 晶片主流 ABF 規格）。 - 目前 250×250mm 切割由揖斐電負責；預計 2H27 進入 510×515mm 預量產模擬時，揖斐電若為保護高毛利、降低複雜度，可能把切割轉交對玻璃更熟悉的群創。 - TGV 為玻璃核心基板關鍵 know-how，目前掌握在台積電與群創手中；JPCA Q&A 中台積電當場拒答 TGV 細節（但詳答 IVR / eDTC / LSI 整合問題）。 - 客戶面：除 Nvidia 外，已有兩家美系客戶強烈興趣。

量產時程： 若一切順利，台積電目標 4Q28–1Q29 開始量產玻璃核心基板，配合 Nvidia AI 晶片世代交替。

圖解

flowchart TD
    A["CoPoS = CoP + oS"] --> B["CoP Chip on Panel<br>生產效率與切割經濟性"]
    A --> C["oS on Substrate 玻璃基板<br>翹曲與耐用性"]
    C --> D["玻璃核心基板變薄"]
    D --> E["TGV垂直導通通道變短"]
    E --> F["通道電阻R與迴路電感L雙降"]
    F --> G["PI電源完整性提升"]
    G --> H["更穩定供電/釋放Power Headroom"]
    H --> I["可整合更多電晶體/拉高時脈"]
    I --> J["更強AI算力"]

圖說：CoWoS 與 CoPoS 三版結構對照（John Lau 講座第 30 頁）：CoPoS-v1＝有機載板上的玻璃 TGV 中介層（SiO₂ RDL L/S 0.2µm）；CoPoS-v2＝玻璃芯載板上的矽 TSV 中介層（ABF RDL L/S ≥2µm）；CoPoS-v3＝玻璃芯載板上、含嵌入式矽橋（LSI）的 CoWoS-L 型重構中介層，製程用玻璃暫時載板。三版玻璃面板皆 310×310mm。（來源：研究_鉅亨號_台積電CoPoS三種封裝方案_20260929，轉引 報告_IEEE_EPS_JohnLau玻璃封裝與可靠度_20260924）

面板尺寸標準化：台積電＋ASE 對齊 310×310mm（IEEE EPS 講座，John H. Lau，2026-09-24）

來源：報告_IEEE_EPS_JohnLau玻璃封裝與可靠度_20260924（IEEE Santa Clara Valley EPS Chapter Distinguished Lecture，講者 Unimicron／欣興 John H. Lau）。學術講座整理業界公開時程，非券商報告，信心中高。

兩種面板尺寸曾並存，現已收斂至 310×310mm： - 台積電已於 2025-04-23（North America Technology Symposium）宣布 CoPoS 採用 310mm×310mm 玻璃面板。 - ASE 原規劃 600mm×600mm 面板產線，於 2026 年 3 月決定縮小對齊台積電的 310×310mm。 - 2026-05-26，ASE 執行長 Dr. Tien Wu 於 ECTC2026 正式公開確認 310×310mm 面板尺寸，目標年底前建置全自動化 310×310mm 試產線。 - 講者總結：「#1 晶圓代工廠（台積電）與 #1 封測廠（ASE）已對齊」，代表市場即將從實驗階段轉向量產階段；310×310mm 在面積效率（成本）與製程控制（良率）間取得平衡，300mm 晶圓的既有經驗可大幅轉用。

ASE 官方量化比較（ECTC2026 簡報）：

＊每面板可取得晶片數通常為每晶圓的 >1.5 倍（在 3.5x reticle size 下）。講者另引用工研院／群益既有比較（8 顆 interposer、效率~50% vs 16 顆、效率~88%，WLP vs PLP 通用比較），與 ASE 官方數字方向一致，互為佐證。

圖說：ASE 官方簡報頁（ECTC2026）：300mm Wafer vs 310×310mm Panel 屬性比較表，Area Utilization 由 <60% 提升至 >85%，Capacity／Material Utilization／Equipment Throughput 皆標示為 Higher；註記每面板可取晶片數通常為每晶圓 >1.5 倍（3.5x reticle size）。（來源：報告_IEEE_EPS_JohnLau玻璃封裝與可靠度_20260924，IEEE EPS 講座轉引 ASE ECTC2026 簡報，2026-09-24）

TSMC CoPoS 試產線地點與首波設備供應鏈（IEEE EPS 講座，2026-09-24）

• 台積電規劃在嘉義 AP7 P4／P5 廠建置首條 CoPoS 試產線，2026 年內啟動；量產設施同樣設於嘉義 AP7。
• 首波設備供應鏈已大致底定，規格與訂單量已確認：
• 國際廠商：KLA、TEL（東京威力科創）、SCREEN、Applied Materials、DISCO
• 台廠（講者原文為英譯拼音，中文對應尚待逐一查證確認，暫列英譯原文）：Innolux（3481_群創（市），可確認）、Sin-Yun、Hung-Soo、Chung Hwa、Chromium、Chih-Sheng、Da-Long
• 台積電並透過授權 Intel 部分玻璃專利，與 Ibiden、Innolux／群創 合作在 310mm×310mm 玻璃面板上製作 TGV 與 RDL。

CoPoS 與 EMIB-T 供應鏈對照（鉅亨號，2026-09-29）

文章附表（原表未標出處）列出台積電 CoPoS 與 Intel EMIB-T 的供應商。CoPoS 環節多、台廠集中在濕製程、解鍵合、Pod、點膠與量測；EMIB-T 只列載板、封測與黏晶三項。

• 名稱對應依據（2026-10-12 核對）：以庫內公司頁 aliases 比對英文名——C Sun＝志聖、Ta Liang＝大量、E&R＝鈦昇、All Ring＝萬潤、Gudeng＝家登、V5 Technologies＝倍利科、Chroma＝致茂、GMM＝均華（Gallant Micro Machining）、GPM＝均豪（Gallant Precision Machining，BofA 報告寫作「GPM (5443 TT)」）；Scientech＝辛耘、Favite＝晶彩科、Daxin＝達興為公司英文名常識對應；GFTC 表內拼寫與弘塑英文名 Grand Process Technology（GPTC）差一字母，研判為弘塑。
• 與既有資料一致性：辛耘、弘塑（濕製程）、達興（雷射離型層，用於玻璃載板暫時接著與解離，對應 Debonding）、均豪（CMP，G2C+ 聯盟成員）、晶彩科（TGV AOI）、倍利科（TGV AXI）皆與各自公司頁既有 CoPoS／玻璃載板布局吻合。均華公司頁定位為 die bonder（含 CoPoS die 貼裝），此表卻列在「烘烤與熱處理」，分類可能有誤，待查。
• 仍未對應：APT（烘烤與熱處理）、Chung King（Pod，研判中勤）；講座拼音 Chung Hwa 也仍無對應。
• Intel 側觀點（同文附某外資巴士行程摘要，未具名）：Intel Foundry 認為即使台積電推 CoPoS，EMIB-T 仍維持先進封裝領先，但自承 EMIB-T 載板良率待改善，見 INTC.US(intel)。

圖說：CoPoS vs EMIB-T 供應鏈表，左為 TSMC CoPoS 十二個環節供應商，右為 Intel EMIB-T 載板（Ibiden、Unimicron）、OSAT（Amkor）、Die attach（K&S、ASMPT）。（來源：研究_鉅亨號_台積電CoPoS三種封裝方案_20260929，2026-09-29，原表出處未標）

TSMC 供應鏈保密協議「Gag Order」（IEEE EPS 講座，2026-09-24）

講者揭露：2026 年 5 月，台積電首度對其先進封裝供應鏈發出嚴格的保密令與排他性協議要求，範圍鎖定 CoPoS（面板式）相關廠商，而非既有 CoWoS（晶圓式）產線：

• 保密內容全面翻新：台積電要求台灣材料、設備與製造供應商簽署積極的法律協議，確保專有研發機密不外流予競爭對手。
• 強制排他性：協議並非僅止於保密，更具「鎖定」性質——合約禁止供應鏈夥伴在量產期間的數年內，將同世代 CoPoS 專用設備或材料銷售給其他半導體廠商。
• 戰略意圖（講者判讀）：意在阻擋 Intel（近期重啟馬來西亞先進封裝擴產）與三星（積極推銷替代方案）；部分持有「台積電供應商代碼」的設備商曾開始承接 Intel 的溢出訂單，促使台積電出手切斷其對次世代供應鏈的取得管道，藉此防守 CoPoS 多年研發投資的護城河。

Intel 玻璃專利授權時程與藍思科技 MOU（IEEE EPS 講座，2026-09-24）

補充本頁既有 Intel 玻璃基板時程： - 2023-09-18：Intel 公開展示玻璃基板技術，宣布目標 2030 年前於單一封裝內整合 1 兆電晶體，並揭露已投入超過 10 億美元玻璃封裝研發。 - 2025-07：Intel 停止自有玻璃製造活動，轉為將其龐大的玻璃專利組合（逾 700 件專利）授權予第三方供應商——與本頁既有「Intel 對 Ibiden／欣興／Shinko 承諾強、玻璃芯基板產能可能被 EMIB-T 排擠」的既有敘述互為背景：Intel 退出自製後，其玻璃技術路線圖轉為透過授權由供應鏈接手執行。 - 2026-07-28：Intel 與 Lens International (HK) Limited 簽署合作備忘錄（MOU），內容為如何製作無裂紋（crack-free）玻璃穿孔（TGV）。

商業化時程

投資觀察

• CoPoS 若從客戶組織準備走向量產，設備驗證最先反映訂單能見度（濕製程、underfill、AOI、CMP、PVD/電鍍），其次材料卡位，最後採用端放量。
• 方形 carrier 放大翹曲、邊角均勻性、搬運與檢測問題，設備供應鏈比封裝產能更早進入驗證。
• 兩大不確定性（決定玻璃量產時點）：① 玻璃芯基板 BOM 成本需降至 USD 400/片以下（TGV 試產仍 USD 400–500/片、整片 ASP 可能 > USD 1,500 vs 大尺寸 ABF 約 USD 200）；② RDL 與玻璃/ABF/銅界面脫層；另 Intel 技術_EMIB-T 可能排擠基板廠玻璃投資優先序。
• 鉅亨號（2026-09-29）觀點：業界多已採 310mm 面板（Rapidus 例外採 600mm），降低設備商風險；CoPoS 若要確保成功，台積電可能放慢 CoWoS 新增產能，使 CoWoS 更吃緊。此與 JPM SBR 研討會「CoPoS 延遲可用擴 CoWoS 抵銷」方向相反，屬作者推論。
• 投資重點 memo 與分級名單見 分析_CoPoS面板級封裝。

觀察重點

1. 台積電 CoPoS 試產時程（2027 規劃是否提前 / 遞延）
2. 玻璃芯基板 BOM 成本是否降向 USD 400/片
3. RDL 脫層問題是否突破
4. Broadcom Switch ASIC 玻璃核心採用進度（量產關鍵觸媒）
5. 台廠設備商客戶機台驗收 / 訂單能見度
6. 正型 PSPI 等材料取得 Glass Core 供應商認證
7. Intel EMIB-T 與玻璃核心的產能優先序

相關技術

• 技術_FOPLP（面板級扇出，CoPoS 同源廣義技術）
• 技術_玻璃芯基板（CoPoS 關鍵載體，重心）
• 技術_TGV（玻璃穿孔，玻璃芯基板核心製程）
• 技術_CoWoS（圓晶圓版高階封裝，CoPoS 的前身路線）
• 技術_RDL（RDL-First 製程核心）
• 技術_EMIB-T（Intel 路線，可能排擠基板廠玻璃產能優先序）

供應鏈

• 供應鏈_半導體製程設備
• 供應鏈_玻璃芯基板
• 技術_FOPLP

玉山定位拆解：玻璃＝材料、FOPLP＝形狀、CoPoS＝平台（2026-11-02）

• 玉山將後摩爾定律先進封裝拆成三個解方：玻璃基板是材料解方（取代矽中介層或 ABF 載板，解決大尺寸翹曲、提供平整度與高頻傳輸效率）、FOPLP 是形狀解方（圓形晶圓轉為大型方形面板，利用率 95% 以上）、CoPoS 是台積電推出的面板級先進封裝平台（把 CoWoS 概念延伸到方形面板，並可搭配玻璃基板與 FOPLP）
• FOPLP 的 Chip-First 重佈線最多約 3 層，主要用於電源管理、功率半導體、射頻 IC；RDL-First 可做特殊晶片或較寬記憶體，重佈線最多約 9 層，用於含記憶體的加速處理器、影像處理器、系統單封裝、網通晶片、AI 晶片，難度較高（玉山 p.8 圖示）
• 玉山預期封裝廠、面板廠與晶圓代工廠將各擅勝場（玉山，2026-11-02；觀點）

圖說：左為 CoWoS-S／-R／-L 演進至 CoPoS（Panel＋RDL）的結構示意；右上為玻璃基板／FOPLP／CoPoS 定位表，下為 CoWoS 與 CoPoS 剖面、Chip-First 與 RDL-First 對照（玉山 p.8）。

相關頁面

• 分析_CoWoS_2028產能模型與CSP資本支出電力_富邦_20261022
• 3644_凌嘉科技（興）
• 1809_中釉（市）
• 分析_玻璃封裝全景
• 分析_政美應用先進封裝檢量測
• 5234_達興材料（市）
• 分析_Intel_2Q26台廠read-through_20260724
• 分析_先進封裝互連RDL與大面積
• 分析_TGV專家會議_量產瓶頸與時程判讀_20260722
• 技術_CoWoP
• 平衡膜
• 分析_WMCM封裝供應鏈
• 分析_CoPoS供應鏈連結_MS_20260706
• 技術_Feynman
• INTC.US(intel)
• 分析_2026年中產業趨勢_定錨講座_20260612
• 分析_晶圓到先進封裝全流程技術報告
• 技術_G2C聯盟