定義
C4 bump（Controlled Collapse Chip Connection）是 flip-chip 倒裝晶片封裝的焊料凸塊互連技術。晶片正面的 pad 先形成 UBM（Under Bump Metallurgy）與焊料 bump，封裝時將晶片翻轉對準基板 pad，經 reflow 後焊料濕潤並受表面張力自對準，形成晶片與封裝基板之間的垂直電氣 / 機械連接。
C4 的核心價值是把傳統 wire bonding 的周邊連線改成面陣列短距離互連，降低寄生電感、提高 I/O 密度，並讓晶片主動面直接靠近封裝基板。它是 CPU / GPU / ASIC 與 ABF 載板連接的基礎技術之一；更細 pitch 的 2.5D / 3D 封裝則會延伸到 micro bump、Cu pillar、TCB 或 hybrid bonding。
圖解
flowchart TB
Wafer[晶圓 pad] --> UBM[UBM<br/>Ti/Cu/Ni/Au 等阻障/潤濕層]
UBM --> Bump[焊料 bump / C4 bump]
Bump --> Flip[晶片翻轉對準基板]
Flip --> Reflow[Reflow controlled collapse<br/>表面張力自對準]
Reflow --> Underfill[底部填膠 underfill]
Underfill --> Package[Flip-chip package<br/>die-to-substrate interconnect]
圖說：C4 bump 製程從晶圓端 UBM / bumping 開始，封裝時經倒裝、回焊與 underfill 形成 die-to-substrate 互連。
技術原理
- UBM：在鋁 / 銅 pad 上形成金屬堆疊，提供黏著、阻障、潤濕與電流擴散功能，避免焊料直接侵蝕 pad。
- 焊料凸塊形成：可用電鍍、蒸鍍、印刷、球植或轉移法等形成 Sn-based / lead-free bump；IBM C4NP 則是將熔融焊料注入可重複使用玻璃模板，再轉移到晶圓。
- controlled collapse：reflow 時焊料熔融，晶片在表面張力下自對準，同時 bump 高度坍塌到設計 stand-off，形成可靠接點。
- underfill：C4 接合後通常填入環氧樹脂，分散熱循環下的機械應力，降低 solder fatigue。
- 熱 / 電遷移可靠度：高電流密度與熱梯度會造成 electromigration、IMC 成長與 void，先進封裝需靠 bump 尺寸、UBM、Cu pillar 或熱設計控制。
關鍵參數 / 判斷指標
| 指標 | 意義 | 觀察重點 |
|---|---|---|
| bump pitch | I/O 密度與封裝層級 | C4 用於 die-to-substrate；更細 pitch 會走 micro bump / hybrid bonding |
| bump height / stand-off | 機械應力與 underfill 流動 | 高度太低容易應力集中，太高則電感 / 阻抗上升 |
| UBM 結構 | 焊料可靠度 | 阻障層、潤濕層與 IMC 成長控制 |
| 焊料合金 | 熔點與可靠度 | lead-free SnAg / SnAgCu 等，需與 reflow profile 匹配 |
| 電流密度 | electromigration 風險 | AI / HPC 高功耗封裝需注意電源 bump 數量與分布 |
| 翹曲 | 接合良率 | 大 die / 大基板與薄晶片需要控制 warpage |
與相鄰互連技術比較
| 技術 | 位置 | 優點 | 限制 |
|---|---|---|---|
| Wire bonding | die pad 到 leadframe / substrate | 成熟低成本 | I/O 密度與高頻性能受限 |
| C4 solder bump | die 到 package substrate | 面陣列、高 I/O、低寄生 | pitch 與 solder fatigue 限制 |
| Cu pillar bump | die 到 substrate / fine pitch package | stand-off 可控、電流能力佳 | 製程成本較高，需控制 solder cap / IMC |
| Micro bump | die-to-interposer / die-to-die | 更細 pitch，2.5D / 3D 常用 | 熱壓 / 對位 / underfill 難度高 |
| Hybrid bonding | die-to-wafer / wafer-to-wafer | 極細 pitch、低阻抗 | 表面平坦度、潔淨度與設備門檻高 |
應用場景
- CPU / GPU / ASIC flip-chip BGA 封裝
- AI 加速器 die 與 ABF 載板連接
- 高 I/O 網通 ASIC、FPGA、HPC 晶片
- 部分 3D stacking / thin-chip stacking 研究與成熟互連場景
技術瓶頸 / 風險
- 大尺寸封裝翹曲：AI GPU / ASIC 封裝面積變大，die、ABF、underfill 與散熱材料 CTE 差異使接合與可靠度更困難。
- pitch 微縮極限：C4 適合封裝基板級 pitch，但當 die-to-die / HBM 互連要求更細時，會轉向 micro bump、Cu pillar 或 hybrid bonding。
- 電遷移與熱疲勞：高功耗 AI 晶片電源 bump 電流密度高，需增加 power / ground bump、優化 UBM 與散熱路徑。
- 基板共設計：C4 bump layout 會影響 ABF escape routing、電源完整性與訊號完整性，不能只看 bump 製程本身。
關鍵廠商 / 供應鏈
| 環節 | 廠商 / 類型 | 角色 |
|---|---|---|
| 技術源流 | IBM | C4 / C4NP 相關公開研究與技術推動 |
| bumping / 封測 | OSAT / foundry advanced packaging | 晶圓凸塊、flip-chip 組裝、underfill、可靠度 |
| 基板 | ABF / BT 載板廠 | 提供 C4 landing pad、escape routing、電源 / 訊號層 |
| 設備 | flip-chip bonder、reflow、inspection | 對位、回焊、AOI / X-ray / warpage inspection |
相關技術
- 技術_RDL：把晶片 pad 重新分配到 bump array。
- 技術_TCB熱壓接合：細 pitch micro bump / die stacking 常用的接合方式。
- 技術_CoWoS：C4 / micro bump / RDL 等互連共同構成 2.5D 封裝。
- 技術_ABF載板：C4 bump 下方的主流高階封裝基板。
- 技術_嵌入式基板：基板內埋元件後，C4 仍可能是表面 die-to-substrate 接合介面。
來源
- research_嵌入式基板與C4Bump公開資料_20260526
- IBM Research：C4NP manufacturing and reliability data，2006：https://research.ibm.com/publications/c4np-ibm-manufacturing-andamp-reliability-data-for-lead-free-flip-chip-solder-bumping
- IBM Research：3D chip stacking with C4 technology，2008：https://research.ibm.com/publications/3d-chip-stacking-with-c4-technology