定義
FPGA（Field Programmable Gate Array，現場可程式化閘陣列）是一種出廠後仍可由客戶重新配置硬體邏輯的半導體元件。它介於通用 CPU / GPU 與全客製 ASIC 之間：相對 CPU 更接近硬體並行運算，相對 ASIC 則不需要一次性完成光罩與固定電路，適合原型驗證、低中量客製、快速變動的介面協定、網通封包處理、工控、航太國防與資料中心加速。
投資上要把 FPGA 拆成兩層看：一是獨立 FPGA 晶片，代表廠商包括 AMD Xilinx、Intel Altera、Lattice、Microchip 等；二是 eFPGA（embedded FPGA），把可程式化邏輯嵌入 SoC / ASIC，例如 5274_信驊（市） AST1840 以 SMC + eFPGA 整合原本外掛 FPGA / CPLD 的部分管理功能。
圖解
flowchart LR
User[客戶 RTL / HDL / HLS 設計] --> Tool[合成 / place & route / timing closure]
Tool --> Bitstream[bitstream / configuration image]
Bitstream --> FPGA[FPGA fabric]
subgraph FPGA[FPGA 晶片]
LUT[LUT / logic cell]
FF[Flip-flop / register]
BRAM[BRAM / SRAM block]
DSP[DSP slice]
IO[高速 I/O / SerDes]
HardIP[Hard IP<br/>PCIe / DDR / Ethernet / CPU core]
end
FPGA --> App[網通 / AI 推論 / BMC輔助管理 / 工控 / 航太]
圖說：FPGA 的核心不是「軟體跑比較快」，而是把演算法、介面與控制邏輯映射成可重組硬體。設計者修改 RTL / HLS 後重新產生 bitstream，就能在同一顆晶片上改變硬體功能。
技術原理
FPGA 由大量可配置邏輯區塊、可程式互連、記憶體區塊、DSP 區塊與 I/O 組成。邏輯功能通常透過 LUT（Look-Up Table）實作，暫存狀態由 flip-flop / register 保存，資料路徑再透過可程式互連接到 BRAM、DSP、SerDes 或硬體 IP。
| 元件 | 功能 | 觀察重點 |
|---|---|---|
| LUT / logic cell | 實作組合邏輯 | 邏輯容量、利用率、timing closure |
| Flip-flop / register | 時序狀態保存 | clock domain、pipeline 深度 |
| BRAM / URAM / SRAM block | 片上資料緩衝 | 容量、頻寬、與外部 DRAM 搭配 |
| DSP slice | 乘加、濾波、訊號處理 | AI inference、通訊、影像處理效率 |
| SerDes / transceiver | 高速 I/O | PCIe、Ethernet、JESD、CXL / custom link |
| Hard IP | 固定功能加速 | PCIe controller、DDR controller、Arm core、Ethernet MAC |
| Configuration memory | 儲存 bitstream | SRAM FPGA 需開機載入；Flash / antifuse 類型適合不同可靠度需求 |
FPGA 的效能來自硬體並行與資料流架構，但可程式互連帶來面積、功耗與時脈代價。因此同一功能若量大且規格穩定，ASIC 通常成本 / 功耗 / 效能更好；若規格未定、量不大、客戶需要現場更新，FPGA 的彈性價值更高。
FPGA、ASIC、GPU、CPU 比較
| 類型 | 優勢 | 限制 | 適合場景 |
|---|---|---|---|
| CPU | 通用、軟體生態完整 | 平行度與能效有限 | 控制、OS、一般運算 |
| GPU | 高吞吐平行運算、生態成熟 | 功耗高、資料搬移成本、客製 I/O 弱 | AI 訓練 / 推論、HPC、圖形 |
| FPGA | 可重組硬體、低延遲、介面彈性 | 開發難度高、單位成本與功耗劣於 ASIC | 網通、低延遲交易、工控、航太、原型驗證、客製加速 |
| ASIC | PPA 最佳、量產成本最低 | NRE 高、設計周期長、規格固定 | 大量且規格穩定的 AI ASIC、網通 ASIC、BMC / SoC |
| eFPGA | SoC 內保留部分可程式彈性 | 容量較獨立 FPGA 小，需 IP 整合 | BMC / SMC、I/O expander、客製控制、產品 SKU 彈性 |
應用場景
- 資料中心與 AI：早期 AI 推論、低延遲資料流、SmartNIC / DPU 原型、壓縮加速、搜尋 / 資料庫加速。大規模 AI 訓練主線仍以 GPU / ASIC 為主，FPGA 多用在特定低延遲或客製資料路徑。
- 網通與高速介面：交換器、基地台、光通訊設備、封包解析、協定轉換、SerDes / Ethernet / PCIe 驗證。規格快速演進時，FPGA 可降低固定 ASIC 提前押錯規格的風險。
- 伺服器管理與板級控制：傳統 FPGA / CPLD 常用於開機時序、電源控制、I/O expansion、platform glue logic；AI 伺服器板面與 BOM 壓力提高後，部分功能開始被 ASIC / eFPGA 整合。技術_BMC 頁中的 AST1840 / AST1040 即屬此脈絡。
- 工控、車用、醫療、航太國防：產品生命周期長、需求高度客製、可靠度要求高，FPGA 可在小量多樣市場維持硬體彈性。
- ASIC / SoC 原型驗證：在 tape-out 前以 FPGA prototyping 驗證 RTL、韌體與系統行為，縮短晶片開發風險。
AI 伺服器中的投資位置
FPGA 在 AI 伺服器不是主訓練晶片主線，而是扮演「彈性控制 / 介面 / 原型 / 特定加速」角色。值得追蹤的投資脈絡有三個：
- 外掛 FPGA 被整合：高速主機板空間與 BOM 成本上升，使客戶傾向把部分 FPGA / CPLD 功能整合進 ASIC、BMC 或 SMC。庫內 5274_信驊（市） 頁與 時程_2026_AI_ASIC與高速介面 已記錄 AST1840（SMC + eFPGA，Lattice 合作）於 2026 導入、2H27 ramp 的路線。
- 高階 FPGA 仍吃先進封裝 / 載板 / 測試資源：大型 FPGA 具備高 I/O、高功耗、大封裝特徵，會拉動 技術_ABF載板、技術_C4_Bump、技術_CoWoS / 技術_EMIB-T 與 技術_SLT 測試需求。3189_景碩（市） 頁也把 FPGA 列為 ABF 應用之一。
- eFPGA 提升 SoC 客製彈性：把小型可程式邏輯嵌入管理 SoC，可讓 CSP / OEM 保留客製開機、I/O、平台控制差異化，同時減少獨立 FPGA 顆數、PCB 面積與軟硬體維護複雜度。
關鍵參數 / 判斷指標
| 指標 | 意義 | 投資觀察 |
|---|---|---|
| Logic density | 可實作邏輯規模 | 高階 FPGA 走向先進製程與大封裝 |
| DSP / AI block | 訊號處理與矩陣運算能力 | AI inference、通訊、影像處理應用 |
| SerDes bandwidth | 高速 I/O 能力 | 網通、PCIe、Ethernet、光通訊設備需求 |
| Memory bandwidth | 外部 DDR / HBM / 片上 SRAM 搭配 | 高吞吐資料流是否受記憶體限制 |
| Power / thermal | 功耗與散熱 | 高階 FPGA 與 AI / 網通 ASIC 同樣面臨散熱與供電壓力 |
| Toolchain maturity | 合成、佈局繞線、debug、生態 | 開發者門檻與客戶黏著度 |
| Reconfiguration | 是否支援 partial reconfiguration / secure boot | 現場更新、安全性、可靠度 |
| Package / substrate | BGA、2.5D、ABF、chiplet | 高 I/O FPGA 對載板、封裝、測試供應鏈的拉動 |
技術瓶頸 / 風險
- PPA 劣勢：相同功能下，FPGA 通常比 ASIC 面積大、功耗高、時脈低；規模放大後容易被 ASIC 取代。
- 開發門檻：FPGA 需要 RTL、timing closure、硬體 debug 與 verification 能力，不像 CPU / GPU 軟體開發可直接沿用成熟框架。
- 工具與 IP 鎖定：主流 FPGA toolchain、IP core、板卡生態具高 switching cost，客戶黏著度高但也限制替代供應商導入。
- 先進封裝與供應瓶頸：高階 FPGA 需要先進製程、大尺寸封裝、高速載板與高階測試，與 AI ASIC / GPU 爭奪部分供應鏈資源。
- ASIC 化風險：當需求穩定、量放大、成本壓力升高，FPGA 常被 ASIC、ASSP 或 eFPGA SoC 取代；AST1840 整合外掛 FPGA / CPLD 功能即是例子。
- 中國國產化與出口管制：高階 FPGA 涉及航太、國防、通訊與 AI，加上先進製程與 EDA / IP 限制，地緣政治會影響供需與替代節奏。
關鍵廠商
| 類型 | 廠商 | 角色 |
|---|---|---|
| 高階 FPGA / adaptive SoC | AMD.US(amd)（Xilinx） | Versal、Zynq、Alveo 等 FPGA / adaptive compute 平台 |
| 高階 FPGA / chiplet | INTC.US(intel)（Altera） | Agilex、Stratix，與 EMIB 等封裝技術關聯高 |
| 低功耗 FPGA | Lattice（未建公司頁） | 小型低功耗 FPGA、CPLD / control plane 應用；與 5274_信驊（市） AST1840 eFPGA 路線相關 |
| 中低階 / 航太國防 | Microchip（未建公司頁） | PolarFire、RT / radiation tolerant FPGA |
| Server management SoC | 5274_信驊（市） | AST1840 SMC + eFPGA，整合部分外掛 FPGA / CPLD 功能 |
| 測試設備 | 2360_致茂（市） | SLT / 高功率測試設備客戶含 Xilinx 等 AI / HPC 裝置 |
| IC 載板 | 3189_景碩（市） | ABF 載板應用包含 FPGA、AI ASIC、CPU / GPU 等 |
技術演進時程
gantt
title FPGA 技術與 AI 伺服器相關演進
dateFormat YYYY
section 產品形態
獨立 FPGA / CPLD 長期應用 :done, 1990, 2026
SoC FPGA / adaptive SoC :done, 2010, 2026
高階 FPGA 導入 chiplet / 2.5D :active, 2017, 2028
eFPGA 整合進管理 SoC :active, 2026, 2028
section 庫內觀察
AST1840 SMC + eFPGA 導入 :active, 2026, 2026
AST1840 eFPGA SoC ramp :2027, 2027
相關技術
- 技術_BMC：AI 伺服器管理晶片，AST1840 / SMC / eFPGA 是 FPGA 功能整合的重要案例。
- 技術_C4_Bump：高 I/O FPGA 常用 flip-chip / C4 與高階封裝基板互連。
- 技術_ABF載板：大型 FPGA、CPU、GPU、AI ASIC 都是 ABF 載板需求來源。
- 技術_CoWoS、技術_EMIB-T：高階 FPGA / adaptive SoC 可與 chiplet、HBM、2.5D 封裝技術關聯。
- 技術_SLT：高功率、高複雜度晶片需要更完整的 system-level test。
- 技術_MCU：MCU 偏軟體控制與即時控制；FPGA 偏硬體並行與可重組邏輯。
來源
- 本頁技術定義為 FPGA 公開架構知識彙整。
- 技術_BMC：AST1840 / AST1040 / AST1700 將部分 FPGA / CPLD 功能整合進管理控制鏈。
- 5274_信驊（市）：AST1840（SMC + eFPGA，Lattice 合作）、Streaming Boot with No Flash、降低外掛 FPGA / CPLD 與 Flash 需求。
- 時程_2026_AI_ASIC與高速介面：AST1840 2026 導入、2H27 ramp。
- 技術_C4_Bump、3189_景碩（市）：FPGA 為高 I/O / ABF / 先進封裝應用之一。
- 技術_SLT、2360_致茂（市）：SLT 客戶與應用包含 Xilinx 等 AI / HPC 晶片。