FT_SLT_Burn-in

定義

FT（Final Test，最終測試）、Burn-in（老化 / 燒機測試）與 SLT（System-Level Test，系統級測試）是封裝後晶片測試流程中的三個關鍵層級；再往前則是 CP（Circuit Probe / Wafer Sort，晶圓針測）。

簡化來看： - CP：晶圓切割前，先用 probe card 在 wafer level 篩掉壞 die。 - FT：封裝後用 ATE / handler / socket 做電性與功能測試。 - Burn-in：在高溫、高壓或長時間工作條件下加速暴露早期失效。 - Post Burn-in FT：Burn-in 後必須再做一次 FT，確認壓力測試後仍符合規格。 - SLT：把晶片放進更接近真實系統的工作負載與熱 / 電環境中驗證，詳見 技術_SLT。

AI GPU / ASIC 進入 HBM + CoWoS / 2.5D/3D 封裝後，測試的經濟性從「篩掉壞 die」升級為「避免把昂貴 HBM 與封裝成本浪費在有缺陷的成品上」。使用者 2026-05-30 memo 指出，H100 / B200 這類高階加速器的邏輯 die 成本僅約 USD 300-850，但 HBM 與封裝分別可達 USD 1,350-2,900、USD 750-1,100；若到 FT 才淘汰，損失已不只是單顆 die，而是整個昂貴封裝模組。

圖解

flowchart LR
    A[Wafer] --> B[CP / Wafer Sort<br/>晶圓針測]
    B --> C[Package<br/>封裝]
    C --> D[FT1 / Final Test<br/>封裝後初測]
    D --> E{可靠度要求?}
    E -->|一般產品| H[出貨 / 分級]
    E -->|車用 / AI / 光晶片 / 高可靠度| F[Burn-in<br/>高溫 / 高壓 / 長時間 stress]
    F --> G[FT2 / Post Burn-in Final Test<br/>重新測一次]
    G --> I{系統級風險?}
    I -->|高功率 AI / 大封裝| J[SLT<br/>接近真實系統工作負載]
    I -->|一般產品| H
    J --> H

圖說：Burn-in 不是取代 FT，而是插入一段 stress screen；Burn-in 後電性參數可能漂移、接觸與封裝缺陷可能被激發，因此需要再做一次 FT。當高可靠度產品提高 Burn-in 比例時，FT loading 會從「一次 FT」變成「FT1 + Burn-in + FT2」，帶動 FT 需求非線性放大。

技術原理

CP：晶圓級篩選

CP 在封裝前篩掉不良 die，避免把壞 die 送去昂貴封裝。AI / 光晶片 / SiPh 場景中，CP 可能同時涉及電性測試、光電測試、probe card、wafer prober 與特定光學耦合治具。

FT：封裝後最終測試

FT 在封裝後測試晶片功能、速度、電壓 / 電流、I/O、溫度條件與 binning。FT 的核心成本來自 ATE 時間、handler、socket / load board、測試程式與測試溫度條件。當產品 pin count、測試向量、溫度條件或測試時間拉長，FT 產能會快速吃緊。

Burn-in：早期失效篩選

Burn-in 對晶片施加高溫、高壓、長時間或動態工作負載，目的是讓 infant mortality 提早發生，避免出貨後在客戶系統中失效。Burn-in 對車用、工業、AI data center、高價 ASIC、光通訊晶片與高可靠度產品特別重要。

為什麼 Burn-in 後還要再做一次 FT

Burn-in 是壓力測試，會改變或暴露晶片狀態： - 電性參數可能因 stress 後漂移，需重新 binning。 - 封裝、焊點、接觸界面或弱 die 可能在 stress 後失效。 - 高溫 / 高壓下的 marginal defect 需要回到標準測試條件確認。 - 客戶規格通常要求 post burn-in electrical test 作為出貨放行條件。

因此 Burn-in 導入率提高，會直接把 FT 需求推升成兩段式：pre-burn-in FT + post-burn-in FT。若產品還需要 SLT，則變成 FT1 → Burn-in → FT2 → SLT，測試產能需求會比只做 FT 的產品高出許多。

關鍵參數 / 判斷指標

關鍵廠商

技術瓶頸 / 風險

• FT 產能瓶頸：Burn-in 後重測使 FT insertion count 增加，ATE / handler / socket loading 會同步上升。
• 測試時間拉長：AI / 光晶片 / 高速 SerDes 需要更多 pattern、多溫測試與校準，單顆測試時間拉長。
• 耗材成本上升：高 pin count、高電流與高溫條件加速 socket、load board、probe card 耗損。
• 良率波動：Burn-in 後若 post burn-in yield 下滑，會同時影響出貨與測試產能利用。
• 客戶認證：高階光晶片或 AI ASIC 測試需客戶認證，從進機到量產仍有爬坡風險。

應用場景

• AI ASIC / GPU / CPU 封裝後測試與 SLT
• 光通訊 IC、SiPh / CPO 光晶片 CP / FT / 光電測試
• CPO 封裝後光電同測：CP 難以完整覆蓋 optical coupling、laser alignment、optical loss、BER 與 thermal drift，因此 FT / Burn-in / SLT 的驗證權重提高
• 車用、工業與高可靠度 IC 的 Burn-in + post-burn-in FT
• 高速 SerDes、DSP、retimer、TIA / driver 等混合訊號晶片測試

與投資映射的關係

FT / Burn-in / SLT 的投資邏輯不是只看晶片出貨量，而是看「每顆晶片要被測幾次、每次測多久、測試耗材多貴」。Burn-in 比例提高時，FT 需求會因 post burn-in retest 放大；SLT 導入時，測試內容再從 ATE 向 mission-mode 環境右移。

對高階 AI 加速器，另一個判斷維度是「越晚抓到缺陷，已投入成本越高」。CP / KGD 左移仍重要，但高速 SerDes、HBM 訓練、熱管理、光電同測與長時間可靠度驗證會把更多測試價值留在 FT / Burn-in / SLT。這使測試代工、socket / load board、handler、Burn-in board、SLT 設備與 CPO 光電測試設備成為同一條受惠鏈，而不是單一探針卡題材。

台股映射： - 6257_矽格（市）：偏 CP / FT，受惠 FT insertion count 增加；使用者確認接 Marvell 單並導入旺矽機台做光晶片。 - 3264_欣銓（櫃）：偏測試代工，具 CP / FT 定位，透過瑞峰延伸 CPO / SiPh 封裝。 - 3265_台星科（櫃）：偏封裝，與測試端需求互補。 - 2360_致茂（市）：SLT 設備核心供應商。 - 6223_旺矽（櫃）：探針卡 / 光晶片測試機台與 CPO 測試設備。

相關技術

• 技術_SLT：SLT 已獨立成頁，本頁聚焦 CP / FT / Burn-in / SLT 流程關係。
• 技術_探針卡與測試介面：CP / FT 的 probe card、load board、socket 介面。
• 技術_CPO：光晶片與 SiPh/CPO 測試需求來源。
• 技術_HyperSocket：高功率大封裝 socket 測試介面。

來源

• 使用者確認，2026-05-28：矽格接 Marvell 單、2026 年 5-6 月進旺矽機台做光晶片；矽格偏 CP / FT、台星科偏封裝。
• memo_AI加速器_FT_Burnin_CPO測試_20260530：AI GPU / ASIC 成本結構改變、FT 相對 CP 的經濟價值提升、Burn-in / SLT 與 CPO 光電同測需求。
• 260521_2360致茂_aletheia_ATE：SLT 右移、高功率 AI 測試與致茂 SLT 設備。

相關頁面

• 技術_半導體晶片測試流程
• 技術_Handler
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