半導體晶片測試流程

定義

半導體晶片測試流程是從晶圓製造完成後，到封裝後出貨前，用一連串電性、功能、可靠度與系統級測試篩選良品、分級與找出潛在失效的流程。常見主軸是：

WAT / PCM → CP / Wafer Sort → Assembly / Package → FT → Burn-in → Post Burn-in FT → SLT → 出貨

不同產品不一定每一站都做。AI GPU / ASIC、車用、高可靠度 MCU、光通訊晶片與先進封裝產品，通常測試 insertion 更多、test time 更長、測試介面更昂貴。

一張圖看懂

flowchart LR
    FEOL[晶圓製造完成<br/>FEOL / BEOL] --> WAT[WAT / PCM<br/>製程參數監控]
    WAT --> CP[CP / Wafer Sort<br/>晶圓針測 / Die sort]
    CP --> Map[Wafer map<br/>good die / bad die]
    Map --> Dice[Dicing / KGD selection<br/>切割 / 已知良品]
    Dice --> PKG[Assembly / Package<br/>封裝 / CoWoS / 2.5D]
    PKG --> FT1[FT1 / Final Test<br/>封裝後功能與分級]
    FT1 --> BI{需要可靠度篩選?}
    BI -->|Yes| Burn[Burn-in<br/>高溫 / 高壓 / 長時間 stress]
    Burn --> FT2[Post Burn-in FT<br/>壓力後重測]
    BI -->|No| Bin[Bin / QA]
    FT2 --> SLTQ{需要系統級驗證?}
    SLTQ -->|Yes| SLT[SLT<br/>接近真實系統工作負載]
    SLTQ -->|No| Bin
    SLT --> Bin
    Bin --> Ship[出貨]

    subgraph WaferTools["晶圓測試設備 / 介面"]
        ATE1[ATE] --> Prober[Wafer prober]
        Prober --> ProbeCard[Probe card<br/>探針卡 / DIB / PIB]
    end

    subgraph PackageTools["封裝後測試設備 / 介面"]
        ATE2[ATE / SLT system] --> Handler[Handler<br/>分選機]
        Handler --> Socket[Socket / Load board]
        Handler --> ATC[ATC<br/>主動熱控制]
    end

    ProbeCard -.接觸 wafer pad / bump.-> CP
    Socket -.接觸 package.-> FT1
    ATC -.控溫.-> FT1
    Socket -.接觸 package.-> FT2
    ATC -.控溫.-> SLT

圖說：晶圓階段用 prober + probe card 連到 ATE；封裝後階段用 handler + socket / load board 連到 ATE 或 SLT system。AI/HPC 封裝價值高，Burn-in 後重測與 SLT 會讓測試設備、測試介面與熱控需求放大。

各站功能

設備與介面分工

測試成本與時間的量化（野村 2026-07-24）

以 NVIDIA AI GPU 為基準，把各世代測試時間指數化（Hopper = 1）：

測試時間拉長加上更高的機時費率（hourly rate），使測試內容成本（FT＋BIT＋SLT 合計）占晶片總成本比重由 Hopper 1.9% → Blackwell 2.5% → Rubin 3.3%。

圖說：NVIDIA AI GPU 邏輯製造成本結構堆疊柱圖——Hopper / Blackwell / Rubin 三根柱，區塊為 Testing（紅，極薄一層）／Fabrication（灰）／CoWoS（白框）；Rubin 的 Fabrication 占比明顯低於前兩代、CoWoS 占比放大。來源：報告_野村_半導體測試產業_20260724

其他量化定錨： - 後段價值提升：AI 晶片生產對封測環節的挹注顯著大於過去十年的手機晶片（野村 2025-10 日月光升評報告觀點延續）。 - 先進封裝占比：Yole 估高階效能封裝 2024 年僅占全部 IC 出貨量 <2%，2028E 升至約 5%；高階封裝單位數 2024-2029E CAGR 31%。TechInsights 另估先進封裝占全部矽用量比重 2026E 達 50%。 - 測試硬體支出：2025E 略高於 USD15bn → 2029E >USD20bn（約 10% CAGR）；高階效能封裝的測試成本（設備＋耗材）約占目前總測試成本 10-15%。

良率懸崖與 KGD：測試左移的數學基礎

先進封裝與多晶片模組（MCM）的模組良率是各晶粒良率的乘積：兩顆 90% 良率的 die 相乘只剩 81%；十顆 90% 的 die 疊起來，最終模組良率跌破 35%——一顆壞 die 就報廢整個昂貴封裝。

圖說：Multichip Module Yield vs. Single Die Yield 折線圖——橫軸為每模組 die 數 1–20，三條曲線分別為 99% / 95% / 90% die yield；圖上文字框註明「at 90% die yield, a 10-die module has less than 35% final yield」；右側配一顆標 FAIL 的 die 導致整個模組被紅叉打掉的示意。來源：報告_野村_半導體測試產業_20260724

這是「測試左移（shifting left）」的根本原因：CP 階段必須用前所未見的嚴格度與高密度介面硬體，把所有邊際不良品在進封裝前攔下，確保只有 KGD 進入組裝。但左移不等於犧牲最終測試——單顆 IC 的功能、速度、公差、耗電、電磁輻射、散熱與晶粒間整合仍必須在封裝層級驗證，die-to-die 互連也需要額外測試；DPPM 指標在晶粒級與封裝級都要看。

SoIC / 3D 堆疊的額外難度

晶粒堆疊把關鍵的 die-to-die 互連埋在矽層深處，傳統探針物理上碰不到，因此測試必須更往前移到鍵合前的晶圓級測試以保證 KGD；堆疊同時造成極端熱密度瓶頸與結構應力，迫使測試系統採用複雜甚至雙面探測，並即時監控溫度。台積電 SoIC 鍵合 pitch 路線：N7-on-N7 9µm（2023 起量產）→ 6µm（2025 起量產）→ N2-on-N2 6µm（2028E）→ A14-on-A14 4.5µm（2029E）。NVIDIA 預計自 Feynman 平台導入首見的 GPU-on-GPU SoIC 堆疊（中介層約 6x reticle，Rubin 約 5x）。

測試單元（test cell）三巨頭與配角

一次測試不是靠單一機台，而是一個緊密整合的「test cell」：

配角同樣關鍵：熱 chuck（CP 階段真空吸附晶圓的金屬平台，內建加熱元件與冷卻通道，必須在極端溫度擺盪下維持極致平整度，否則接觸不良或被探針壓裂晶圓）、ATC 主動溫控系統（整合在 handler 內，偵測晶片熱狀態並即時調整冷／熱，抵銷內部功率波動，詳見 技術_ATC）、儀器模組（測試機本質是模組化機箱，需要超出內建範圍的量測時可加掛專用儀器；CPO 測試就是靠外掛高頻／光學儀器補足）。

圖說：CP / FT 測試介面與設備四合一示意——左上探針卡結構（main board PCB / relay board / relay connector / probe unit 對 LSI wafer）、左下 IC 測試座結構（test socket / contact probe / tester contact pin / tester contact connector）、右上 tester ＋ wafer prober ＋ test head 與 performance board / spring-type contact pins / probe card / wafer / stage、右下 tester 搭 prober（探針卡對晶圓）與 tester 搭 handler（packages 對 test socket）的對比。來源：報告_野村_半導體測試產業_20260724

訊號路徑與空間轉換

訊號從測試機到 DUT 依序為：ATE 內部儀器卡產生／量測訊號 → 測試頭介面 pogo block 內數千根雙頭彈簧針（pogo pin）→ 高度客製化的 PCB 扇出（CP 用裝在 prober 上的探針卡 PCB、FT 用與 handler 對接的 load board）→ 高階 CP 再經空間轉換器（MLO / MLC）大幅縮小繞線 pitch → 最終接觸元件（CP 是微探針、FT 是 socket 針）。

每一層結構的共同目的都是空間轉換：把測試機粗糙的毫米級針陣列收斂到晶粒 pad pitch（約 40-100 µm）或封裝球 pitch（100 µm 以上），同時嚴格維持訊號完整性與供電效率。機械面則由 manipulator 操作沉重測試頭並精準對接 prober / handler，對 pogo pin 施加受控壓力；測試機與自動化設備持續同步——設備先回報「件已到位」觸發測試程式，測試完成後測試機回傳 binning 結果，prober 更新電子晶圓圖（或實體打點），handler 則把件分到對應出料 tray。

FT 的三段濾網與可選站點

FT 是強制站點，依客戶設計可能有兩次以上（例如 NVIDIA AI GPU 需要兩次 FT，一次在 BIT 前、一次在 BIT 後）。FT 在封裝後進行，封裝件能承受比裸晶更大的電壓與電流，目的是判定功能（pass / fail）並依等級分 bin，且必須在最短時間內完成（通常數百至數千秒），因為晶片廠要控制以機時費率計價的測試費用。

邏輯電路的 FT 由三段循序濾網組成（類比／混合訊號 IC 則更重視特定參數的量測精度）：

Burn-in（BIT）與 SLT 是可選站點，但採用率持續上升：

• Burn-in 是可靠度篩選：在 100°C 以上高溫與高於標稱的電壓下運作數小時，加速老化、把潛在製造缺陷在出貨前逼出來。核心邏輯是「早期失效（infant mortality）＝現在好、以後壞」，測試覆蓋率無法偵測還沒發生的缺陷，唯一解是用壓力讓它提前發生。高階 GPU 需數小時 BI（FT 以秒計）。記憶體與先進封裝是兩大驅動力：一顆 HBM 堆疊十幾層晶粒、數萬個鍵合界面，一次早期失效就報廢整個 CoWoS 模組，因此篩選往前推到晶圓級老化（WLBI，使用專用探針卡）且強度上升；資料中心加速器以數萬顆為叢集運作，單一早期失效就中斷整個訓練任務，運營商容忍度趨近於零。
• SLT 把晶片插進晶片廠指定的系統測試板（真實商用主板的修改版，配有記憶體與周邊），開機跑 Linux / Android 等完整作業系統與重負載非同步軟體，量測系統穩定性、工作負載吞吐、熱節流門檻與高速介面位元錯誤率（BER）。DC / 功能 / AC 測試都是決定性的、在隔離條件下以固定 pattern 操作元件，擅長抓硬性靜態失效，卻不擅長間歇性、與工作負載相關或區塊互動層級的缺陷——這些只在多個 IP 區塊同時運作於真實功耗、熱與時序壓力，或特定軟體 corner case 下才會現形。異質整合、多核一致性與更高速介面讓這類「test escape」占客戶退貨的比重上升，把 SLT 從車用／行動的小眾實務推向運算、AI 加速器與網通的普遍採用。
• SLT 的成本結構與 adaptive SLT：SLT 不用數百萬美元測試機，單價低於 FT，但極度耗時（每顆數分鐘至數小時）。高量產下吞吐量會成為採用瓶頸，因此產業走向自動化 SLT handler 內的平行測試，並可能導入機器學習支撐的 adaptive testing：只把有風險的晶片導向延長 SLT，其餘走縮短或標準流程，在保留大部分篩選效益的同時控制測試時間與成本。這種「smart SLT」正成為 OSAT 與 IDM 在品質（DPPM）與單顆測試成本上的差異化來源。

參考量級對比（Advantest 資料）：FT 約 1 site 平行、每 site 成本 $$$$、測試時間 <5 分鐘；SLT 約 6-132 site 平行、每 site 成本 $$、測試時間約 30-120 分鐘；Burn-in 約 112 site 在烤箱內、每 site 成本 $、HVM 測試時間 3-8 小時（HTOL 條件為 1,000 小時）。

為什麼 AI/HPC 測試變複雜

AI GPU / ASIC 把測試成本推高，核心原因不是單一設備漲價，而是整個流程變長：

• 封裝價值提高：HBM、interposer、CoWoS / 2.5D 封裝成本高，越晚發現缺陷損失越大。
• 測試右移：CP / FT 找不到的 thermal、interconnect、HBM、power transient 問題，需 Burn-in / SLT 才能暴露。
• test time 拉長：SerDes、HBM、chiplet link、電源暫態與多溫測試都會增加時間。
• 接觸與熱控更難：大尺寸封裝翹曲、高接觸力、高功耗熱點，推升 probe card、socket、handler、ATC 規格。
• parallelism 需求提高：要維持 throughput，就要更多 parallel sites、更高階介面與更複雜設備。

受惠環節 / 台股映射

投資觀察

• 看 insertion count：同一顆晶片需要測幾次，比單一設備規格更能解釋需求放大。
• 看 package value at risk：HBM + 先進封裝越貴，越願意在 CP / FT / Burn-in / SLT 花錢防止錯封與客訴。
• 看 test time：AI/HPC 若每顆測試時間倍增，設備台數、site 數與測試介面耗材會同步放大。
• 看熱控與接觸：功耗與封裝尺寸上升後，測試瓶頸常從電性量測擴散到 thermal、socket contact、warpage control。
• 看測試廠 capex：KYEC / OSAT 的 handler、SLT、ATE、socket 拉貨，通常比終端新聞更接近實際放量。

常見混淆

相關技術

• 技術_探針卡與測試介面
• 技術_MEMS探針卡
• 技術_FT_SLT_Burn-in
• 技術_Handler
• 技術_ATC
• 技術_SLT
• 技術_HyperSocket
• 技術_晶片抗翹曲

來源

• 報告_野村_半導體測試產業_20260724 — 測試時間指數化與測試內容成本占比、良率懸崖與 KGD、test cell 三巨頭與配角、訊號路徑與空間轉換、FT 三段濾網、Burn-in 與 SLT 採用邏輯、adaptive SLT
• 技術_FT_SLT_Burn-in — CP / FT / Burn-in / Post Burn-in FT / SLT 流程與投資邏輯。
• 技術_探針卡與測試介面 — probe card、load board、socket、測試介面分工。
• 技術_Handler、技術_ATC、技術_SLT — AI/HPC 封裝後測試設備與熱控。
• Wafer testing，2026-07 查閱：https://en.wikipedia.org/wiki/Wafer_testing
• Probe card，2026-07 查閱：https://en.wikipedia.org/wiki/Probe_card
• Automatic test equipment，2026-07 查閱：https://en.wikipedia.org/wiki/Automatic_test_equipment

相關頁面

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• 技術_測試介面板TIB
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