Handler

定義

Handler（半導體測試分選機）是封裝後測試中的自動化設備，負責把 DUT（device under test，待測晶片）從 tray / magazine / carrier 中取出，送到 socket / load board / SLT board 上完成對位、壓接、測試、分 bin 與下料。

在 AI/HPC 語境下，Handler 不是單純搬運設備，而是高功率、大尺寸封裝測試的核心瓶頸之一。AI GPU / ASIC 封裝變大、重量提高、pin count 增加、測試時間拉長，使 handler 的接觸力控制、平整度、site 數、UPH 與可靠度要求同步上升。

圖解

flowchart LR
    Tray[Input tray / carrier] --> Pick[Handler pick & place]
    Pick --> Align[Vision alignment<br/>position / coplanarity]
    Align --> Socket[Test socket / contactor]
    Socket --> Board[Load board / SLT board]
    Board --> Tester[ATE / SLT system]
    Socket --> ATC[ATC thermal head<br/>temperature control]
    Tester --> Result[Test result / binning]
    Result --> Sort[Output tray<br/>pass / fail / speed bin]

圖說：Handler 位於 DUT 與測試系統之間，決定測試能否穩定接觸、快速換件並正確分 bin；ATC 通常與 Handler / socket 結構整合，負責測試溫度控制。

技術原理

Handler 的核心是「精準、自動、可重複」地讓封裝後 IC 進出測試界面。對高階 AI 晶片而言，難度集中在：

• 大尺寸封裝對位：CoWoS / 2.5D / HBM package 面積大，接觸界面更容易受翹曲與平整度影響。
• 高接觸力：高 pin count / 高電流測試需要更高接觸力，但過大壓力可能傷害封裝或 socket。
• 高 site 數：為抵消 test time 拉長，handler 需支援更多 parallel sites，但機構與熱控複雜度提高。
• 熱控整合：高功耗 DUT 需搭配 技術_ATC，避免測試時因溫度漂移造成 false fail 或 binning 誤差。
• 良率與防呆：高價 AI package 不容許刮傷、掉件、錯 bin 或接觸不良重測。

關鍵參數 / 判斷指標

受惠環節 / 台股映射

封裝變大 → JEDEC mega tray → 機構換機（野村 2026-07-24）

FT handler 的機構重新設計門檻，取決於「一個 matrix tray 能裝幾顆封裝件」。matrix tray 是把 IC 封裝件排成剛性行列的塑膠載具，handler 的機械手臂用真空吸嘴從 input tray 吸起未測晶片、放進測試座。Tray 尺寸依 JEDEC 標準：

圖說：JEDEC 三種 tray 工程圖（帶 NOMURA 浮水印）——左為現行標準 tray 的 plan view / front view 與側視圖尺寸標註，中、右分別為 TYPICAL TRAY BX 與 TRAY CX 的 top and long side views 尺寸圖。來源：報告_野村_半導體測試產業_20260724（JEDEC 原始規格）

封裝橫向擴張的驅動力來自 AI 加速器：NVIDIA 由 Ampere / Hopper（皆 2x reticle 中介層）→ Blackwell（2024，兩顆 reticle 級運算複合體 ＋ 8 顆 HBM，3.3x reticle 中介層）→ Rubin（2026E，兩顆運算複合體 ＋ 兩顆 I/O die ＋ 8 顆 HBM，5x reticle 中介層）。台積電 CoWoS 路線圖續推大中介層：5.5x reticle 於 2026 量產（良率 >98%）、9.5x CoWoS-L 含 SoIC 與 12 顆 HBM 於 2027E、14x（20 顆 HBM）2028、>14x（24 顆 HBM）2029。

7769_鴻勁精密（市） 的大封裝 handler 路線：規劃 2H26E 開始出貨可處理 >120×150mm 封裝的機台、2H27E 推 250×250mm 封裝方案，提前卡位下一輪 handler 升級；同時增加自動化功能（OHT 天車、AMR 自主移動機器人）以對接無人化廠房、提高吞吐。野村的「餐巾紙計算」指出 120×150mm 封裝可容納約 10-11x reticle 的中介層，對應台積電 2027-28 年 CoWoS 路線，但供應鏈訪查尚未看到這麼大的 AI 晶片在 pipeline 中——屬提前備料的規格競賽。

Intel EMIB-T 可能打開另一個大晶片測試窗口：部分 AI ASIC 客戶因擔心台積電產能不足而評估 Intel EMIB-T（含 TSV 的嵌入式多晶粒橋接）作為 logic+HBM 整合替代方案。Intel 路線為 2026E 在約 120×120mm 基板整合 >8x reticle 頂部矽面積、2028E 在 >120×180mm 基板整合 >12x reticle。Google 次世代 TPU v9（與聯發科合作）是否採用 EMIB-T 將是 Intel 先進封裝能力的試紙；野村供應鏈分析指該專案基板本體尺寸仍在 120×120mm 內，還不需要用到 mega tray。

為什麼專業 handler 廠打得贏 ATE 大廠

理論上 ATE 龍頭 Advantest 有天然的 installed base 優勢（handler 與測試機搭配使用，且其機電整合能力強），這在記憶體測試成立——記憶體靠極端平行度（標準化介面上的高吞吐），Advantest 曾憑記憶體測試機基礎建立可觀 handler 市占，後來逐步被 Techwing 這類記憶體 handler 專業廠侵蝕。

但在邏輯半導體，這個優勢完全消失：

• 邏輯封裝種類遠多於商品化記憶體，實體尺寸、球數 / pitch 各異，需要在 NPI（新產品導入）階段就深度協作，並與專用測試介面（load board、socket）密切溝通，才能做出客製機構。
• Advantest 不會投入太多資源客製 handler——handler 對它只是「配角」（占總營收 1-2%），IC 測試機才是核心。這也解釋了為何 Teradyne 在邏輯測試曝險很大卻沒有自己的 handler 事業。
• 客製化在 AI/HPC 與 ASIC 領域尤其關鍵：大晶粒、複雜多晶片封裝（2.5D / CoWoS）、超高針數。

鴻勁的定位正建立在此：2025 年 AI/HPC 與 ASIC 占其工具訂單 72%（1Q26 AI/HPC 約 80%），記憶體僅 1-2%；全球布局逾 600 件專利（涵蓋熱控、高吞吐、AOI 自動光學檢測），並在 AI/HPC 與 ASIC 的萌芽開發期就透過 NPI 合作介入、把早期組態送到終端客戶的研發實驗室做工程驗證與共同開發。

FT handler 與 SLT handler 的分工（野村 2026-07-24）

兩家重疊小但正在互相試探：投資人常問致茂與鴻勁是否競爭——兩家在 FT 與 SLT 都有 ATC / handler 產品，但業務重疊其實有限（致茂偏 SLT、鴻勁偏 FT）。鴻勁正以客製化與 ATC 能力切入 SLT handler，AMD 為其 SLT handler 長期客戶之一，但致茂可能已拿下 AMD MI400 系列的 SLT handler；鴻勁已與 NVIDIA 就次世代 AI GPU 的 SLT handler 展開工程合作，能否真正挑戰致茂在此領域的主導地位仍不確定。野村判斷鴻勁的 SLT 新機會主要落在 ASIC 客戶——這些客戶除強制的 FT 外，SLT 採用率大幅上升。

主要邏輯晶片的測試平台分工（野村整理）

（Google Axion N4A 專案具體分工：2449_京元電（市） 承接 FT，使用 Advantest ATE 搭鴻勁 ATC / handler；SLT 用致茂 handler。次世代可能改為雙晶粒配置、仍為 FCBGA 封裝，2028F 推出。）

投資觀察

• Handler 是 AI 測試右移的設備槓桿：Burn-in 後重測、FT insertion 增加、SLT 採用率提高，都會推升 handler loading。
• ASP 升級比單純台數更重要：多 site、主動熱控、AOI、warpage / leveling detection 會提高單台設備價值。
• 高階客戶認證形成門檻：AI/HPC 測試設備通常需與特定 GPU / ASIC 客戶、測試廠與 ATE 系統共同驗證。
• 平台切換帶來改機需求：NVIDIA / AMD / CSP ASIC 每代封裝尺寸、功耗與 test flow 改變，會帶動治具與 handler 規格更新。

技術瓶頸 / 風險

• test time 拉長壓低 throughput：若 site 數與 UPH 無法補回，會形成測試瓶頸。
• 接觸不良與 false fail：大封裝翹曲、socket 磨耗、壓力不均會造成誤判或重測。
• 客戶集中：高階 AI handler 需求常集中於少數 GPU / ASIC 平台。
• 規格變動：封裝、lid、冷卻方式或 ATC 接觸面改變，可能導致設備重設計。

相關技術

• 技術_ATC
• 技術_SLT
• 技術_FT_SLT_Burn-in
• 技術_探針卡與測試介面
• 技術_Stiffener

來源

• 報告_野村_半導體測試產業_20260724 — JEDEC mega tray 規格與大封裝 handler 路線、Intel EMIB-T 變數、專業 handler 廠 vs ATE 大廠的分工邏輯、FT/SLT handler 差異、主要邏輯晶片測試平台分工表
• 7769_鴻勁精密（市） — FT Handler、SLT Handler、ATC 與 AI/HPC 測試設備定位。
• 技術_FT_SLT_Burn-in — CP / FT / Burn-in / SLT 測試流程。
• 技術_SLT — 高功率 SLT 對 handler、contact leveling、warpage detection 與熱控需求。
• Automatic test equipment / handler 說明，2026-07 查閱：https://en.wikipedia.org/wiki/Automatic_test_equipment

相關頁面

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• 分析_半導體測試硬體全景_野村Anchor_260724
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