與相關技術的關係

CPO 是技術_SiPh（矽光子）於系統封裝的整合應用形式；其核心光電轉換模組是技術_OE光學引擎，平台層由技術_COUPE（含 COUPE 2.0）/ iOIS / 3D EIC-PIC 提供；封裝載體與技術_CoWoS / Glass Substrate 緊密相關；封裝後測試交給技術_HyperSocket 與 CPO Insertion 設備等。本頁聚焦 CPO 作為「系統級光電整合方案」的演進路線、瓶頸、測試方法論、商業化時程與台廠定位。

定義

CPO（Co-Packaged Optics，共封裝光學）是把光學引擎（Optical Engine, OE）與運算 / 交換 ASIC（GPU / TPU / Switch）整合在同一封裝內的下世代互連架構。相較於可插拔光模組（Pluggable Optics），CPO 把光電轉換點推近 ASIC，消除 SerDes 的長距銅線 channel loss，大幅降低互連功耗、延遲與訊號完整性問題；其目標是支撐 AI 資料中心從目前的 800G / 1.6T 升級到 12.8T+ 頻寬等級。

光通訊的終極演進方向：「增加電平（PAM4 → PAM6 / PAM8）」→「利用相位（Coherent）」→「重構架構（CPO）」，本質是以三種不同方式突破頻譜效率的物理極限。CPO 屬於最後階段——當 224G PAM4 撞牆、448G 在銅線上不可行（Copper Channel Loss、Skin Effect Limit、DSP Power Explosion）時，把訊號從電轉光、且在封裝內完成，是必走之路。

「光」與「電」並非競爭技術，而是同一電磁場的兩個象限；CPO 的核心是讓 ASIC 同時擁有兩者的優勢：

維度	電氣（Electrical）	光學（Optical）
載體	電子（電導體 + 回路 + 銅 + 介電質）	光子（波導內全反射、Si + SiO₂）
損耗	~1 dB/cm @ 53 GHz（皮膚效應）	< 0.2 dB/km @ 1550nm（Rayleigh 散射）
頻率	DC ~ 100 GHz	~ 193 THz
距離	mm ~ cm（封裝內 SR）	cm ~ km（跨資料中心 LR）
EMI	敏感	免疫

CPO 演進路線（穎崴 2026/05/14 引用 Counterpoint Research）

圖說：CPO 演進五階段。從 Pluggable Optics（~2016，100% Cu 銅互連、~800G、1x 功耗）→ OBO On-Board Optics（2023，80% Cu + 20% Optics、< 1.6T、~0.8x 功耗）→ NPO Near-Packaged Optics（2025，50% Cu + 50% Optics、< 3.2T、~0.6x 功耗）→ 2.5D CPO（COUPE Switch）（2027，20% Cu + 80% Optics、< 6.4T、< 0.5x 功耗）→ 3D CPO（COUPE XPU）（2030~，100% Optics、12.8T+、< 0.1x 功耗、< 0.05x latency）。穎崴技術_HyperSocket 系列、旺矽 CPO Insertion 2/3 設備皆對應 2.5D / 3D 階段瓶頸。來源：活動_穎崴_CPO論壇簡報_20260514

2026-2028：ASIC 平台 golden window

同一 ASIC 同時支援 CPO（scale-up，主戰場 / 高效能）與 CPC Co-Packaged Copper（scale-out / 部署彈性 / 維護便利），是 hyperscaler 在 CPO 規格與標準未定前的最大彈性。NVIDIA 已釋出訊號：1.6T CPO 在 million-GPU 規模可省 180MW，Spectrum-X 達 5× 效率、2 Tb/s、10× 可靠度，CPO 與銅線將分層共存。

CPO 形態與採用節奏（野村 2026-05-21）

圖說：野村 Fig. 110 整理不同 CPO formation。CPO 可從矽光子 chiplet、advanced chiplet 到更完整的 photonic chiplet 整合形態演進，重點在光學引擎與交換 / 運算晶片的距離持續縮短。

野村認為，光收發器升級中 1.6T 升級 + SiPh 遷移是關鍵驅動，NPO／CPO 技術也會持續改善。若領導 CPO 方案商以 CPO switch product 採取 bundled sales 綁售策略，可能在中期加速 scale-out network 的採用率；長期來看，scale-up network 的 CPO use case 更多，因為同一 computing unit 內需要更高頻寬、更低功耗與更短互連距離。

材料端要同步追蹤技術_InP磷化銦與技術_Photonics_SOI晶圓：InP 負責 EML／CW 雷射，Photonics SOI 負責技術_SiPh PIC 平台。CPO module 的 PIC die size 可達 50–100mm²，可能讓 photonics SOI 自 2027F 起成為新一輪材料瓶頸。

瑞峰 / Fabrinet 矽光子封裝聯盟（元大 2026-05-25）

元大指出，7873_瑞峰半導體（興）透過 GlobalFoundries 與 FN.US(fabrinet) 供應鏈切入 CPO / 矽光子封裝，負責 EIC / PIC 晶圓的 bump、3D TSV Reveal 與 V-Groove edge coupling。瑞峰已開始向 Fabrinet 出貨，Fabrinet 同時持有瑞峰 13.35% 股權。

環節	廠商	角色	Claim
矽光子晶圓平台	GlobalFoundries	SiPh 晶圓製造服務	fact；元大，2026-05-25
晶圓級封裝	7873_瑞峰半導體（興）	EIC / PIC bump、3D TSV Reveal、V-Groove edge coupling	fact；元大，2026-05-25
光通訊 OEM / CPO 組裝	FN.US(fabrinet)	聯盟下游與股東	fact；元大，2026-05-25

元大引用 Yole 估計，全球 CPO 市場 2024 年約 4,600 萬美元，2030 年達 81 億美元，CAGR 約 76%。以台灣封裝同業看，同時具備 12 吋 bump 與 3D TSV Reveal 能力者僅日月光、矽品與6239_力成（市），其中僅日月光現有 CPO；瑞峰透過 GF / Fabrinet 聯盟成為台灣封裝業者中 CPO 營收成長率靠前的受惠廠商之一。

CPO 系統架構（PIC Blueprint 五步驟）

矽光子 PIC（Photonic Integrated Circuit）藍圖由五個元件層級組成，每一層都是 CPO 量產的關鍵良率瓶頸：

Step 1：光源矩陣（Light Source Matrix）

光源	特性	適用場景	主要供應商
DFB Laser（分布反饋）	高度穩定波長、窄線寬	標準 1310nm / 1550nm 電信	3081_聯亞光電（櫃）等
VCSEL（垂直腔面射型）	低成本、易陣列、適短距	DC 短距資料中心	各家磊晶廠
Comb Laser（梳狀雷射）	從單一裝置產生多個精確波長	102.4T CPO（大規模 WDM 密度）	少數國際廠

Step 2：調變器（Modulator）— 三方對決

調變器	體積	頻寬	熱穩定	PAM4 線性	良率 / 成熟度	主要客戶
MZM（Mach-Zehnder）	大（1-3 mm）	高	高	優異	最高（10+ 年）	Broadcom / Intel / Marvell / Lightmatter / Cisco
EAM（Electro-Absorption）	中（50-100 μm）	中	臨界（需 TEC）	中	中	nVIDIA / AyarLabs
MRM（Micro-Ring）	微（10-20 μm）	中	中	差	中	Coherent / Lumentum / Intel

NVIDIA Spectrum-X CPU Switch 採 MRM 微環，是 CPO 路線的重要規格里程碑。

補充：TFLN（薄膜鈮酸鋰）MZM 為頻寬最高的新興第四路線，2026-03 聯電×HyperLight 宣布 6 吋＋8 吋代工合作，單一平台涵蓋 pluggable／coherent／CPO，見技術_TFLN薄膜鈮酸鋰。

Step 3：光路由（Routing The Light）

PIC 內部光波導與多波長路由設計（MUX / DEMUX）。

Step 4：波長分波多工（WDM）

關鍵 KPI：Crosstalk 必須維持在 −20 dB 以下，以避免相鄰波長互相干擾。

Step 5：I/O 耦合（Coupling Strategy）

耦合方式	特性	優勢	挑戰
Grating Coupler（光柵）	光垂直進出	可在 dicing 前由晶圓上方做 Wafer-Level Test	插損較高、波長敏感
Edge Coupler（邊緣）	光水平進出	高頻寬、超低插損（< 1.0 dB）、偏振不敏感、適 128-core FAU	要求次微米對位精度

TSMC COUPE 在 GC 與 EC 兩種耦合方式都能提供業界更低插入損耗，是其平台優勢。詳見技術_COUPE。

CPO Test Flow 與四大製造瓶頸

圖說：CPO Test Flow 五階段：Substrate / PIC / FAU 製造 → Passive Cable Attachment → Electro-Optical Testing of Engines → Package Assembly → Module Assembly。每一階段對量測精度與設備能力都有獨立要求。來源：Teradyne，引用自活動_穎崴_CPO論壇簡報_20260514

圖說：CPO 引擎的電光測試（Electro-Optical Testing of Engines）流程示意；要求同時量測高速電訊號（224G PAM4）與光學功率 / 波長 / 偏振等多物理量。來源：Teradyne，引用自活動_穎崴_CPO論壇簡報_20260514

四大瓶頸（穎崴 2026/05/14 整理）

機械極端（Mechanical Extremes）
Package Size > 100mm × 100mm，up to 200mm
Pin Count > 10,000，up to 50,000 pins
Key Challenge：Warpage 高達 0.6mm
電氣性能極限（Electrical Performance Barriers）
Signal Speed 224 Gbps PAM4 → 448 Gbps
Key Challenge：Signal Integrity、Crosstalk、448G Electrical Wall（銅介質 ~ −10 dB Insertion Loss / 1 inch @ 112 GHz）
熱密度危機（Thermal Density Crisis）
Power Consumption > 4,000W per device
Key Challenge：Thermal Runaway / Solder Melt
Socket Power Loss > 500W
異質整合（Heterogeneous Integration）
Organic Substrate 的 CTE mismatch 造成 warping & misalignment
Glass Interposer / Substrate 為突破方案（詳見技術_CoWoS / 技術_玻璃芯基板）

圖說：CPO Production Assessment。穎崴整理 CPO 生產四階段中各環節的良率挑戰、設備需求與良率瓶頸對應。來源：活動_穎崴_CPO論壇簡報_20260514

FAU Active Alignment（D-FAU / iFAU 共同瓶頸）

圖說：FAU（Fiber Array Unit）Active Alignment 的容差堆疊（Tolerance Stack-up）約 3.8 μm，相當於 SMF 光纖核心直徑的 42%。這也是 6223_旺矽（櫃） CPO Insertion 2 / Insertion 3 設備與穎崴 Active Alignment 量產夾治具的共同訓練場。來源：活動_穎崴_CPO論壇簡報_20260514

為何 CPO 必須用 SMF（Single Mode Fiber）：矽光子波導本身就是單模，光自 ASIC 出來時即為基模狀態；用 SMF 不是設計選擇而是由晶圓級的矽光子平台所決定。MMF 在 > 100m 或 > 100 Gbps 時即崩潰；SMF 可支援 200 Gbps+ 跨 2 km+，是 CPO 部署的物理必然。

為何銅 + DSP 路線在 448G 撞牆

銅 channel loss：1 inch 高階介電質 @ 112 GHz Nyquist，插損已接近 −10 dB
Skin Effect Limit：> 100 GHz 時 skin depth 跌破 0.2 μm
DSP Power Explosion：要靠 DSP 補償物理 loss，ADC 取樣需 > 224 GS/s
介電損耗倍數：損耗隨頻率線性放大

448G 規格比較：

規格	224G (PAM4)	448G (PAM4)	448G (PAM6)	448G (PAM8)
Bits / Symbol	2	2	~2.58	3
Baud Rate	112 GBaud	224 GBaud	~173.6 GBaud	~150 GBaud
Nyquist Freq.	56 GHz	112 GHz	86.8 GHz	74.7 GHz
SNR Penalty	0 dB (Ref)	0 dB (Ref)	−3.7 dB	−6.2 dB
DSP 複雜度	Medium	High	Higher	Highest
痛點	銅可承載	銅頻寬牆，不可行	編碼複雜	SNR 懸崖

CPO 四階段測試方法論

光晶片測試新增台股觀察

使用者確認（2026-05-28）：6257_矽格（市）已接到 Marvell 單，2026 年 5-6 月會進 6223_旺矽（櫃）機台做光晶片。此訊息把 CPO / SiPh 光晶片測試從設備端（旺矽）延伸到 testing house（矽格）的 CP / FT 產能觀察；後續需追蹤進機、認證、量產與營收貢獻。

圖說：Wafer Level Test Methodology。Grating Coupler 之優勢即在此——光從晶圓上方垂直進出，可在切割（dicing）前完成 PIC 光學功能驗證。是 CPO 測試降低後段成本的關鍵。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Die Level Test Methodology。PIC 切割後、進入 Package Assembly 前的單 die 測試；對應 6223_旺矽（櫃） CPO Insertion 3（Die Level）方案。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Package Level Test Methodology。整合後封裝層測試需 active alignment / passive alignment / Direct with FAU 三種能力；電訊號路徑（Load Board → EIC）與光訊號路徑（EIC → PIC → Fiber）並行。對應技術_HyperSocket socket 設計與旺矽 Insertion 2（FAU 階段）。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Module Level Test Methodology。最終模組階段測試聚焦速度、對準與機構設計（pick & place / plug & play）；穎崴於此階段以 HyperSocket-LF / Hyper-Liquid 對應極大封裝 + 極高功率測試需求。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Module 階段 4 步組裝測試流程（穎崴 PDF P.57 Module Test Challenge）：① Pick & Place — Handler 把 CPO IC 放入 socket；② Place FAUs — 逐根擺放個別光纖陣列；③ Plug All FAUs — 周邊 FAU 連接完成；④ Plug & Play — 完整接觸建立、測試序列開始。這四步直接定義 CPO 量產的吞吐瓶頸（active alignment + handler 速度 + FAU 良率），也是技術_HyperSocket（步驟 ①、④ socket）與 6223_旺矽（櫃） CPO Insertion 2 / 3 設備（步驟 ②、③ FAU 對位與連接）共同的訓練場與商業切入點。來源：活動_穎崴_CPO論壇簡報_20260514

CPO 在系統中的應用

圖說：CPO 與 CPC 在 AI 資料中心系統中的部署示意；scale-up 採 CPO（最高頻寬 / 最低功耗）、scale-out 採 CPC / pluggable（部署彈性 / 維護便利）。2026-2028 ASIC golden window 同時支援兩者。來源：活動_穎崴_CPO論壇簡報_20260514

CPO 主要平台：TSMC iOIS / COUPE 2.0 / iFAU / D-FAU

詳細技術參見技術_COUPE。本次群益 2026/05/14 簡報（產業_群益_CPO_D-FAU供應鏈_20260514）揭露重點：

COUPE 2.0 是台積電 iOIS（integrated Optical Interconnect System）的核心光引擎，與 CoWoS-S 整合 ASIC + HBM
採用 3D 堆疊 EIC（7nm FinFET）/ PIC（65nm SOI SiPh），PIC 面向下（face-down）以 SoIC-X 混合鍵合接到 EIC
iFAU（integrated Fiber Array Unit） + D-FAU：將傳統 FAU 改為平面整合方案，搭配 Si microlens 與 Grating Coupler 表面耦合，提供 ±10 μm 對齊容差與 0.3 dB 耦合損耗
垂直 BBC（Broadband Coupler）：寬頻耦合器，三篇專利布局；可在廣泛波長上耦合光
技術_Meta-lens（合聖 AuthenX）：提供 ±18 μm 機械容差，是 CPO 商用化的關鍵元件之一；6789_采鈺（市）與奇景光電以 Si microlens / WLO 12 吋半導體光學製程供應 COUPE 平台

NVLink CPO 三代演進（Latitude 2026-05）

來源：分析_AI光互連百億美元押注_20260525。NVIDIA scale-up（機架內 NVLink）的光化分三代推進，與 scale-out 節奏不同：

世代	時點	scale-up 互連	重點
Rubin NVL72 / 144（Kyber）	2026	全銅，no optics	機架內全銅；機架外以前面板可插拔過渡（已達 NVL256/288 規模）
Rubin Ultra NVL576	2027	scale-up 必須走光（CPO/NPO）	8× Oberon racks；需 4× 前面板頻寬→必須走光；BiDi optics 可砍半光纖數；NPO 進封裝廠驗證
Feynman NVL1152	2028	NVLink8 CPO，scale-up 真正光化	NVSwitch 直接共封裝 CPO；對 PIC / ELS / fiber-attach 供應鏈為 5 年級別機會

scale-up CPO 規模量產時點落在 2028 Feynman；2027 Rubin Ultra NVL576 是關鍵驗證節點，也是台廠 PIC 封裝與 fiber-array 展示量產能力的窗口。此處談的是 scale-up（機架內）光化時間線，與供應鏈_Vera_Rubin_NVL72機櫃的 scale-out（早已用 optical / AEC / CPO）不衝突。

圖說（NVLink 走向 CPO 的三代演進路徑）：Rubin NVL72/144（2026，全銅 no optics）→ Rubin Ultra NVL576（2027，scale-up 必須走光，CPO/NPO 必要）→ Feynman NVL1152（2028，NVLink8 CPO，scale-up 真正光化）。

NPO 橋接架構

完整的 NPO 架構定位、市場節奏與台股供應鏈見技術_NPO。

NPO（Near-Packaged Optics）是 CPO 的橋接架構：先過渡到 socket 近封裝，對封裝廠進入門檻較 CPO 低 → 是台廠首站。Broadcom 採 VCSEL-based 3.2T NPO（搭 400G EML/PD），面向 hyperscaler 短期可量產需求。到 2031 年可插拔仍是主流，CPO/NPO 只取代特定 segment，滲透速度取決於封裝良率與熱管理而非市場意願。

Ethernet Switch ASIC 升級節奏與 CPO 拐點

世代	頻寬	SerDes	對應光模組
Tomahawk 5 / Spectrum-4	51.2T	100G/lane	800G；DSP retimed 為主、LPO 試行
（2026）	102T	200G/lane	1.6T DR8 / 2×FR4；3 家 ASIC 廠齊量產→降價週期啟動；LPO/LRO + NPO 並存
204T + CPO	204.8T	—	可插拔走不動 → CPO 為 204T 最佳物理可行解

每代頻寬翻倍只花約 2 年；LightCounting 認定 CPO 在 204T 世代為「加速」滲透變量。

Broadcom 雙軌：CPO + NPO（拿單面最廣）

AVGO.US(broadcom) 不押單一路線：Track 1 CPO「North Star」——2025-10 Tomahawk 6-Davisson（業界首款 102.4T CPO 交換器）、2026-03 OFC Taurus 400G/lane optical DSP，roadmap 指向 204.8T；Track 2 NPO 橋接——VCSEL-based 3.2T NPO 搭 400G EML/PD。既有 ASIC 業務 + CPO/NPO 增量雙引擎，是最直接 CPO 受惠半導體大廠。

圖說（Broadcom CPO + NPO 雙軌並行策略）：Track 1 CPO——Tomahawk 6-Davisson 102.4T CPO、OFC 2026 Taurus 400G/lane DSP，roadmap 指向 204.8T；Track 2 NPO——VCSEL-based 3.2T NPO 搭 400G EML/PD，面向 hyperscaler 短期量產需求。

CPO 競爭排序（Latitude 2026-05）

MRVL 增量）、把 CPO 當 2026 事件（實為 2027+ ramp）、把測試設備當小眾（實為高確定性訂單）。詳見分析_AI光互連百億美元押注_20260525。

市場趨勢與挑戰

圖說：CPO 市場趨勢與挑戰摘要。NVIDIA 訊號：1.6T CPO 在 million-GPU 規模省 180MW、Spectrum-X 5× 效率 / 2 Tb/s / 10× 可靠度、CPO + 銅線分層共存。未來趨勢：scale-up 為主戰場、共存 → 擴展 → 主流、ELS 架構 / DSP-free 設計。核心挑戰：熱與良率（一點 defect 毀整顆封裝）、可服務性（運維 SOP 重建）、標準與成本（生態尚不成熟）。來源：活動_穎崴_CPO論壇簡報_20260514

EML→矽光 BOM 價值量拆分與 xPO 全景（申万宏源 2026-06-30）

申万宏源光通信深度（GenAI 系列之 75）從「價值量變遷」切入，三大技術趨勢：①EML→矽光（調變部分流向矽光 PIC，光源保持 CW 且功率提升+漲價）；②單通道速率提升（DSP/SerDes/模擬線性度/光源功率要求全面提高）；③CPO/NPO（電晶片+光晶片綜合集成）。可插拔與各 xPO 方案長期並存。

1.6T EML vs 矽光方案成本拆分（申万宏源估算，USD）

BOM 環節	800G EML	1.6T EML	1.6T 矽光	1.6T 矽光成本占比
DSP（含 SerDes/FEC）	42	110	110	29%
Driver & TIA	32	60	60	16%
Laser	48	104	28（僅 CW 光源）	7%
PD 探測器	6	20	0（併入 PIC）	0%
矽光 PIC	0	0	60（新增）	16%
AWG/濾波/隔離器	12	22	10	3%
透鏡陣列/FA	12	16	18	5%
PCB/結構件	25	35	25	7%
其他輔料	3	6	6	2%
封測+良率損耗	21	57	63	17%
綜合生產成本	201	430	380
終端售價（毛利率）	300（33%）	717（40%）	655（42%）

價值量結論：DSP 在可插拔方案價值保持最高（1.6T 必須單通道 200G，演算法壁壘極高）；矽光方案 Laser 價值分流至 PIC，但 CW 光源單價+用量雙升；類比電晶片（TIA/Driver）用量與線性度要求雙升；高精密光電封裝/耦合/測試是容易吃掉矽光降本收益的環節（矽光良率仍低於 EML）。

速率提升路徑

800G→3.2T（單波 100→400G）靠光側材料拉波特率：EML/矽光調制器 50G→100GBaud；2027E 200GBaud（400G EML/薄膜鈮酸鋰）；2028E 200G+Baud（異質集成材料）
3.2T/6.4T 後電側重要性上台階：PAM6/8 信噪比難解停留實驗室，相干下沉（16QAM Coherent Lite）為可選路徑，相干 DSP 受益

xPO 方案對比要點（新增 XPO / CPC）

方案	每 800G 功耗	商用時間	主導者
可插拔	~14–18W	已大規模部署	多廠商（MSA/IEEE）
LPO	~6–10W	800G 量產中、1.6T 2026E	LPO MSA（2024）
NPO	~6–8W	2025–26 初期部署	OIF/COBO
CPO	~5–6W	2025 小批量、2027–28 規模化	Broadcom/NVIDIA（OIF CPO JDF）
XPO（極致可插拔，液冷可插拔模組）	待定（含液冷）	OFC 2026 首秀、2027–28 量產	XPO MSA（2026-03 成立，Arista 主導）
CPC（共封裝銅纜）	~3–5W（純被動，<3m）	2025–26 試點（過渡方案）	立訊等

圖說：帶寬密度×能效 vs 傳輸距離散點圖——電 I/O（UCIe/NVLink/PCIe）、可插拔（800G–3.2T SR/DR/FR）、CPO（NVIDIA Spectrum-X 2026、Broadcom 6.4T TH5-Bailly、Marvell 3D SiPho Engine 6.4Tbps）與 XPO 區域、Wafer-Level CPO/OIO 路線（2026–2030）。出自申万宏源 2026-06-30 報告。

需求量與 TAM（申万宏源預測）

2026/2027 全球 AI 數通 400G+ 光模組/光引擎需求：7,800 萬支 / 1.55 億支，TAM 393 億 / 746 億美元；1.6T 為 26–27 主力，3.2T 於 2027 初步爬坡
需求上修核心動量：NVIDIA GPU、Google TPU；其次 AWS Trainium、AMD
核心標的排序：光電互聯鏈主 MRVL.US(marvell)、AVGO.US(broadcom)；光晶片平台 LITE.US(lumentum)、COHR.US(coherent)；矽光代工 TSEM.US(tower)；類比電晶片 SMTC.US(semtech)、MTSI.US(macom)

2026-06 SemiAnalysis：CPO 預期重設

報告_SemiAnalysis_800VDC與CPO延遲_20260608 對 CPO 的重要修正是「時程與量產經濟性」，不是長期方向反轉。報告認為 2027 年 scale-out CPO switch 預期偏 aggressive，Street 對 2027 年 70-100k+ 台 CPO switches 的模型假設，和目前 system-level integration / yield pace 不匹配。

問題	SemiAnalysis 觀點	投資含義
Spectrum CPO 時程	Spectrum CPO output 可能延後超過兩季；on-board system-level 測試插入損耗已接近或吃完整個 optical channel budget	2027 scale-out CPO 出貨需下修；不能只看雷射供給
COUPE attach yield	32 個 COUPE / ASIC 使良率呈乘法懲罰；若 per-engine attach yield 只有約 95% 量級，系統良率僅十幾%量級；量產需接近 99.5% per-engine 才能使系統良率達 85% 附近	CPO 關鍵瓶頸在封裝後光學引擎一致性、耦合、測試與無 rework 路徑
scale-up CPO	市場把 COUPE 產量誤讀為 Rubin Ultra / Kyber GPU-to-GPU CPO；報告認為較有量的 scale-up CPO 應落在 2029+，2028 爆發也偏樂觀	2027-2028 更像 NPO / pluggable / copper 過渡期
測試設備	CPO 測試設備仍屬 picks-and-shovels，會早於量產採購	2360_致茂（市）、Teradyne、FORM.US(formfactor)、7751_竑騰（櫃）等測試 / handler / probing 受惠邏輯仍在，但需用 qualification 訂單驗證

這個修正會改變受惠順位：短中期更有利於 AEC / copper（CRDO.US(credo)、Amphenol、SMTC.US(semtech)、MTSI.US(macom)）、可插拔 transceiver / DSP（MRVL.US(marvell)、Innolight、Eoptolink、Tower、STMicro、Astera Labs）與 CPO 測試設備；純靠 CPO volume 估值的 LITE.US(lumentum)、HIMX.US(himax)、Coherent、Applied Optoelectronics 需降低 2027-2028 量產假設。

2026-07-13 續篇「NPO Takes the Baton」（報告_SemiAnalysis_NPO光互連接棒_20260713）把上述論點落到系統採用層面，對 CPO 的增量判讀：

定義收斂：OE 在 ASIC substrate 上＝CPO（可插拔者稱 Pluggable CPO，如 NVIDIA Quantum CPO 的 3× 1.6T OE 可插拔組件）；OE 在自己基板、socket 上板＝NPO。差別不在可否插拔，在是否落在 ASIC substrate。
NVIDIA 良率問題外溢 scale-up：OE 產出與 fiber attach 問題若持續，不只 scale-out CPO switch，連 VRU NVL576 8-rack scale-up 都可能改走 NPO 備援（200G/400G PAM4＋DWDM）、甚至砍掉跨 rack 光學方案沿用 Oberon 到 Feynman；NVIDIA scale-out CPO switch 前面板將全面改用更密的 MMC 連接器（棄 MPO）。
毛利結構是採用障礙：固定式 CPO 意味 switch/ASIC 廠對 OE＋FAU 組件抽取約 70% 毛利堆疊（第三方可插拔 OE 約 30–40%），Meta 推 NPO switch／OCI-MSA 開放規格正是為了拆掉這個結構。
能效階梯：DR Optics CPO 的 OE＋ELSFP 約 5–6 pJ/bit；技術_OCI-MSA（50G NRZ、interposer）可低於 3 pJ/bit，但 lock-in 更深、時點 2030 級別。
長線仍屬 CPO：NPO 佔 2028–29 OE 出貨 60–70% 後，2030 年 CPO 反超（55.9mn vs NPO 25.2mn 顆 3.2T 等效）；Meta 於 OFC 2026 揭示的可靠性數據（CPO 非可維修組態 MTBF >20M device hours vs 2×400G FR4 pluggable 0.71M）支持 CPO 的長期方向。詳見分析_NPO接棒光互連主軸_SemiAnalysis_20260713。

投資觀察與台廠供應鏈

四家技術排序：#1 NVDA.US(nvidia)、#2 AVGO.US(broadcom)、#3 MRVL.US(marvell)、#4 CRDO.US(credo)。低估的是 Credo 從 AEC / ZeroFlap optics 切入 PIC 的高 Beta；高估的是只看 CPO 名詞、忽略雷射可靠性、液冷維護、fiber attach 良率與現場維修的純敘事。

環節	台廠定位	觀察重點
ASIC + 封裝平台	2330_台積電（市）	COUPE / COUPE 2.0 / iOIS / CoWoS-S 同步推進
矽光子晶圓級封裝	7873_瑞峰半導體（興）	EIC / PIC bump、3D TSV Reveal、V-Groove edge coupling；與 GlobalFoundries、FN.US(fabrinet) 組聯盟
上游雷射磊晶	3081_聯亞光電（櫃）、2455_全新（市）	EML / CW Laser / Pump Laser / VCSEL
WLO 微透鏡（Si microlens / Meta-lens 主軸）	6789_采鈺（市）	12 吋半導體光學製程；COUPE 重要元件供應商
光纖陣列 / FAU / CPO 封裝	3363_上詮（櫃）、6442_光聖（市）	FAU、ELS / SiPh 封裝
被動 / 濾光 / WDCM	3163_波若威（櫃）	WDCM、FBG 鎖波器
CPO 封裝後測試 socket	6515_穎崴（市）	技術_HyperSocket；對應 2.5D / 3D CPO 階段
CPO 設備（FAU / Die Level / Module Level）	6223_旺矽（櫃）	CPO Insertion 2（3Q26 驗證）/ Insertion 3（4Q26 小量、2027 量產）
CPO OE / 光學測試設備（NVDA insertion #3/#4）	2360_致茂（市）	NVDA 32x OE switch IC（於 SPIL）；insertion #3 OE die tester（6 月試產）、#4 light-in light-out 光學測試（3Q26 底）；TAM 約 NT$10bn/30bn+（2027/28E），致茂取 70-80% 價值 share
TIA + EQ（類比 IC）	4966_譜瑞-KY（櫃）	GaugeChanger（Spectra7）；NVIDIA + AMD CPO 訂單；CPO OE content USD 40（TIA $15 + EQ $25）；詳見技術_TIA
玻璃中介層 / Glass Substrate	參見技術_CoWoS / 技術_玻璃芯基板	解 organic 的 CTE mismatch / warpage
ASIC / 雷射客戶側	NVIDIA、Broadcom、Marvell、AyarLabs、Intel、AMD、Coherent、Lumentum	各家投資 / 入股 / 併購光通訊新創

2024-2026 全球光通訊 M&A 浪潮：Celestial AI / Rockley 收購（2024-11）、Nokia / Infinera（2025-02）、AMD / Enosemi $5.5M（2025-05）、Marvell / Celestial AI $2.3B（2025-12）、Credo / DustPhotonics（2026-04）、Marvell / Polariton（2026-04）。Hyperscaler / IC Design 入股光通訊：Google Ventures → Lightmatter、Cisco / NVIDIA → Xscape、AMD / Intel / NVIDIA → AyarLabs、MediaTek → AyarLabs $90M、NVIDIA → Lumentum $2.0B、NVIDIA → Coherent $2.0B。CPO 已是國際 IDM / IC Design / Hyperscaler 的共同戰場。

觀察重點

NVIDIA Quantum-X / Spectrum-X / Rubin Ultra 等 CPO 平台量產時程，是否如期落在 2027 後形成放量
TSMC COUPE 2.0 良率與 iFAU / Meta-lens 等關鍵零組件供應鏈完備性
旺矽 CPO Insertion 2（3Q26）/ Insertion 3（4Q26）客戶驗證進度，及 2027 量產訂單能見度
穎崴 HyperSocket-LF / Hyper-Liquid 認證進度，對應大封裝 + > 4,000W 熱密度
Glass Substrate 是否真在 2.5D / 3D CPO 階段取代 Organic 載體
448G 規格（PAM4 / PAM6 / PAM8）選擇是否由 IEEE / OIF 收斂；ELS 架構是否成主流
2026-2028 CPO + CPC 共存期內，hyperscaler 部署比例（CPO scale-up : CPC scale-out）
領導 CPO 方案商是否用 bundled sales 綁售 CPO switch，帶動 scale-out network 提前採用
CPO PIC die 面積放大後，技術_Photonics_SOI晶圓是否接續技術_InP磷化銦成為 2027F 後的材料瓶頸

ODM 廠 CPO 生態系整合（Computex 2026，Goldman Sachs）

Computex 2026（2026-06-02）揭露，6669_緯穎（市）已建立 CPO 生態系夥伴關係，並展示機架等級 CPO 整合方案：

Ayar Labs 光學引擎 + ELSFP 外部光源整合進緯穎機架架構
Browave（3163_波若威（櫃））：WDCM / FBG 光通訊被動元件合作夥伴
FOCI、Senko：其他光纖耦合 / 連接器合作夥伴
緯穎 6kW 雙面液冷方案（Diamond Composite 微通道）支援 ELS 雷射穩定輸出，解決 CPO 在高功率 AI 系統下的熱管理挑戰

此為台灣 ODM 廠商（而非僅設備 / 元件廠）主動建立 CPO 生態系夥伴、落地機架等級整合的具體案例。

2317_鴻海（市）亦於 Computex 2026 展示 ELSFP（CPO 交換器外部光源）與 1.6T 光模組等 CPO 光學元件，展現 EMS 廠垂直整合光學零組件的趨勢。

Scale-Up CPO：打破機架孤島（2026-06-18 研討補充）

來源：memo_CPO_ScaleUp光互連_20260618

圖說：Scale-Up CPO 下 ELS 架構——外部雷射源（ELS）透過 pluggable 模組提供 CW laser，再以保偏光纖送入 OE 調變（來源：CPO Scale-Up 研討）。

圖說：FAU 耦合方式演進——市場主流逐步從 Edge Coupler 轉向 Grating Coupler（GC），GC 製程與組裝容差更優，Broadcom 亦在跟進（來源：CPO Scale-Up 研討）。

圖說：OCS（Optical Circuit Switch）在 AI 資料中心的定位——引入 OCS 取代傳統電子交換機，突破傳輸延遲與能耗瓶頸（來源：CPO Scale-Up 研討）。

為何需要 Scale-Up CPO

機架孤島問題：跨機架網路協議延遲與頻寬限制，無法支援跨機架張量平行（TP）計算，算力呈現「機架孤島」狀態。
銅線瓶頸：當單通道頻寬邁向 200G/lane 以上，銅線傳輸距離急速縮短；即使使用主動電纜（AEC）也難以維持機架內連線，且功耗龐大。
效能落差：機架內 GPU 間頻寬（~7.2 TBps）vs 跨機架頻寬（~0.8T），落差約 9 倍；導入 Scale-Up CPO 可讓跨機架頻寬接近機架內等級。

Scale-Up CPO 的 5 倍效應

純 Scale-Out（TOR 裝 CPO）：整個機架光學元件數量有限。
Scale-Up + Scale-Out 都用 CPO：光學元件（OE / FAU / ELS）總用量約放大 5 倍，對應市場模型中 Scale-Up CPO 量約為 Scale-Out 的 3 倍。

OCS 崛起

引入 OCS（光路由交換，Optical Circuit Switch）取代傳統電子交換機，突破傳輸延遲與能耗瓶頸。Google TPU 架構已成功結合 OCS 支撐 Gemini 模型，未來 OCS 在 AI 資料中心的普及程度高度可期。

D-FAU 良率關鍵

目前 GC 耦合的 FAU 是製造瓶頸之一——後端封裝極易導致光纖斷裂，可替換的 D-FAU（Detachable FAU）被視為拉升良率與降低沉沒成本的關鍵。未來趨勢：導入微光學元件來放寬 FAU 製作公差，並輔以主動對準（AA）最佳化耦合。

產業擴產與 Lightmatter 補充（2026-06）

報告_TrendForce_Lightmatter論壇_20260601補充 Lightmatter 對 SiPh 異質整合封裝與測試的觀察：CPO / SiPh 的瓶頸不只在 PIC 設計，還包括光學 I/O 封裝、測試流程、供應鏈協同與台灣封測 / 基板 / 測試生態的落地能力。這與本頁 Scale-Up CPO 的判斷一致：光學引擎放量後，良率、測試與封裝節拍會成為投資主線。

報告_開源_光互聯產業鏈擴產潮鍵結設備_20260621則從產業周報角度指出，CPO / NPO 雖可能到 2028-2029 年才明顯加速，但 Coherent、Nokia、JX、IQE / Tower、東山精密等擴產已覆蓋 InP 基板、磊晶、光晶片、封測與模組，顯示 AI 光互連資本開支正向上游瓶頸移動。

ECTC 2026 封裝級光互連（SemiAnalysis 2026-07-02）

Marvell OMIB（局部內嵌光橋，來自收購 Celestial AI，1.8Tbps/mm²、EAM 路線）與 Lightmatter Passage M1000（全光子中介層，磁性夾具壓平翹曲後組裝良率 >95%、680W 熱驗證）首次揭露封裝級細節；SemiAnalysis 判斷近期最可行仍是垂直堆疊光引擎（如 TSMC COUPE）。此為獨立深度主題，完整架構、熱數據與 EAM vs MRM 之爭見 技術_光子中介層。

來源

報告_SemiAnalysis_NPO光互連接棒_20260713，SemiAnalysis，2026-07-13（CPO/Pluggable CPO/NPO 定義收斂、NVIDIA VRU NVL576 NPO 備援、70% vs 30-40% 毛利堆疊、OCI-MSA 能效、2030 CPO 反超、Meta MTBF 數據）
報告_SemiAnalysis_ECTC2026先進封裝_20260702，SemiAnalysis，2026-07-02（Marvell OMIB/Photonic Fabric、EAM vs MRM、熱隔離；Lightmatter M1000 翹曲/磁性夾具/>95% 良率/680W）
活動_穎崴_CPO論壇簡報_20260514（穎崴 WinWay 自家 CPO 論壇；CPO 演進路線、PIC Blueprint 5 步驟、Test Flow、4 Bottlenecks、4 階段 Test Methodology、448G 規格、Heterogeneous Integration / Glass Substrate、CPO/CPC Application、Market Trends）
活動_穎崴_CPO論壇memo_20260514（VP / 技術行銷處長口頭重點：CPU 元年 2026、HyperSocket、224 → 448 Gbps、CPC 與 CPO 共存）
產業_群益_CPO_D-FAU供應鏈_20260514（TSMC COUPE / COUPE 2.0 / iOIS / iFAU / D-FAU / BBC 專利、3D EIC-PIC SoIC-X、Meta-lens、台廠定位）
活動_旺矽_富邦法說_20260515（CPO Insertion 2/3 進度、Die Level vs FAU 階段競爭格局）
供應鏈_光通訊（既有光通訊供應鏈整合頁，含 GS / Corning / Lumentum / MicroLED CPO 等補充背景）
260521_nmr_semi-renaissance，2026-05-21（CPO formation、bundled sales、scale-out / scale-up 採用邏輯、InP / Photonics SOI 材料瓶頸）
260521_2360致茂_aletheia_ATE，Aletheia Capital，2026-05-21（致茂 CPO insertion #3 OE die tester / #4 光學測試，NVDA 32x OE switch，於 SPIL）
分析_AI光互連百億美元押注_20260525
產業_矽光子發展趨勢_20260522
報告_元大_半導體封裝產業_20260525（瑞峰 / GlobalFoundries / Fabrinet 矽光子聯盟、CPO 市場 2030 年 81 億美元、12 吋 bump + 3D TSV Reveal 台廠能力比較）
memo_CPO_ScaleUp光互連_20260618，2026-06-18（Scale-Up CPO 架構、5 倍光學元件效應、D-FAU 良率、OCS 崛起、NVIDIA Vera Rubin / Rosa Feynman 路線圖）
報告_TrendForce_Lightmatter論壇_20260601，TrendForce / Lightmatter，2026-05-28（SiPh 異質整合封裝與測試挑戰、Lightmatter 供應鏈觀點）
報告_開源_光互聯產業鏈擴產潮鍵結設備_20260621，開源證券，2026-06-21（CPO / NPO、InP / 光晶片 / 封測擴產與上游瓶頸）
報告_申万宏源_光通信光電集成深度_20260630，申万宏源，2026-06-30（EML→矽光 BOM 拆分、xPO 六方案對比、XPO MSA、TAM 746 億美元、博通/Marvell 鏈主論）