CPO測試

定義

CPO 測試涵蓋從 PIC 晶圓級測試到模組級 final test 的完整流程：因 CPO 同時含電 IC 與光 IC，測試需在每個階段同時處理高速電訊號（224G PAM4+）與光學功率/波長/偏振等多物理量。測試產能與治具（socket、FAU 對位、光學儀器整合）是 CPO 從百萬顆放大到千萬顆年出貨的隱形卡點。本頁自 技術_CPO 拆出。

CPO Test Flow 與四大製造瓶頸

圖說（2026-07-26 重新逐張核對後更正）：圖中實際內容為 Active Alignment 的兩個場景——左「Probing PIC Wafer」（探針對 PIC 晶圓針測，標示 6DOF 六自由度對位軸）、右「Double-Side Wafer Testing」（雙面晶圓測試，上方電性探針、下方光路）。對應野村 CPO Insertion 1 與 Insertion 2。來源：活動_穎崴_CPO論壇簡報_20260514

原圖說誤植為「CPO Test Flow 五階段（Substrate/PIC/FAU 製造 → Passive Cable Attachment → …）」，與圖片實際內容不符，已更正。

圖說（2026-08-24 逐張核對後更正）：圖片實際標題為 Pick & Place, Plug & Play — Testing of Modules，內容為模組測試的實物特寫照（機械手／探頭壓在帶元件的電路板上）。對應 Module Level 測試的取放與插接動作。來源：活動_穎崴_CPO論壇簡報_20260514

原圖說誤植為「CPO 引擎的電光測試（Teradyne）流程示意」，與圖片實際內容不符，已更正。

四大瓶頸（穎崴 2026/05/14 整理）

1. 機械極端（Mechanical Extremes）
2. Package Size > 100mm × 100mm，up to 200mm
3. Pin Count > 10,000，up to 50,000 pins
4. Key Challenge：Warpage 高達 0.6mm
5. 電氣性能極限（Electrical Performance Barriers）
6. Signal Speed 224 Gbps PAM4 → 448 Gbps
7. Key Challenge：Signal Integrity、Crosstalk、448G Electrical Wall（銅介質 ~ −10 dB Insertion Loss / 1 inch @ 112 GHz）
8. 熱密度危機（Thermal Density Crisis）
9. Power Consumption > 4,000W per device
10. Key Challenge：Thermal Runaway / Solder Melt
11. Socket Power Loss > 500W
12. 異質整合（Heterogeneous Integration）
13. Organic Substrate 的 CTE mismatch 造成 warping & misalignment
14. Glass Interposer / Substrate 為突破方案（詳見 技術_CoWoS / 技術_玻璃芯基板）

圖說（2026-08-24 逐張核對後更正）：圖片實際內容為量產對位校準的兩種解法對照。Solution 1 Golden FAU（Fixed Reference Focusing）：Establish Golden Device → Establish Golden FAU → Move All FAUs to Reference Position → Verify Focusing Efficiency。Solution 2 Self-align（Auto Focus Calibration）：Measure Intrinsic Component Variation → Build Auto Calibration Model → Auto Focus Calibration → Verify Focusing Efficiency。兩者最後都收斂到同一道關卡 Focusing efficiency ≥ 99%？——No 進 Find Adjustment 迴圈、Yes 才進 Normal Production。對應穎崴產品線中的 Golden FAU / Self-alignment 量產夾治具。來源：活動_穎崴_CPO論壇簡報_20260514

原圖說誤植為「CPO Production Assessment，生產四階段良率挑戰對應」，與圖片實際內容不符，已更正。

FAU Active Alignment（D-FAU / iFAU 共同瓶頸）

圖說（2026-08-24 逐張核對後更正）：圖片實際內容為折線圖 CPO Alignment Accuracy vs. Optical Loss——橫軸對位偏移（μm），左軸藍實線為耦合效率、右軸紅虛線為插入損耗（dB），圖上標註 1dB Tolerance：±2.16 μm。這是 6223_旺矽（櫃） CPO Insertion 2 / 3 設備與穎崴 Active Alignment 量產夾治具的共同訓練場。來源：活動_穎崴_CPO論壇簡報_20260514

原圖說「容差堆疊約 3.8 μm ≈ SMF 核心直徑 42%」數字本身正確（見穎崴公司頁 Die Level 描述），但屬簡報另一頁內容，非本圖；已更正對應關係。

為何 CPO 必須用 SMF（Single Mode Fiber）：矽光子波導本身就是單模，光自 ASIC 出來時即為基模狀態；用 SMF 不是設計選擇而是由晶圓級的矽光子平台所決定。MMF 在 > 100m 或 > 100 Gbps 時即崩潰；SMF 可支援 200 Gbps+ 跨 2 km+，是 CPO 部署的物理必然。

為何銅 + DSP 路線在 448G 撞牆

• 銅 channel loss：1 inch 高階介電質 @ 112 GHz Nyquist，插損已接近 −10 dB
• Skin Effect Limit：> 100 GHz 時 skin depth 跌破 0.2 μm
• DSP Power Explosion：要靠 DSP 補償物理 loss，ADC 取樣需 > 224 GS/s
• 介電損耗倍數：損耗隨頻率線性放大

448G 規格比較：

OIF 448G 電氣介面進度（OCP 2026，2026-10）：OIF 448G 白皮書去年 11 月完成；現啟動 448G VSR（晶片到模組）與 LR（纜線／背板）兩案，其餘應用預期續啟，PAM4 與 PAM6 尚未收斂，結論取決於拓撲。通道物理：224G 通道在 80 GHz 後快速滾降與共振，PAM6 Nyquist 約 87 GHz、PAM4 約 112 GHz；CPC 連接器 2025 年量測已過 90–100 GHz 可支援 PAM6，PAM4 仍有距離；LR 被動纜線以 PAM6 為起點（≥1 m 被動銅可能長期維持 PAM6）；VSR 業界希望 PAM4（與 400G 光學一致）但需證明觸及與良率；線性／LRO 必須 PAM4；FEC 需短內碼，須在 DSP 內與 SerDes 一併設計；pair 內偏斜需新增規範。上表 PAM4／PAM6／PAM8 數值與 OIF 口徑一致；表中「PAM4 銅頻寬牆，不可行」宜讀為「PAM4（112 GHz）銅尚未證實」，非已被否決（video_OCP2026_OIF_448G電氣介面_20261015，2026-10）。

CPO 四階段測試方法論

圖說：Wafer Level Test Methodology。Grating Coupler 之優勢即在此——光從晶圓上方垂直進出，可在切割（dicing）前完成 PIC 光學功能驗證。是 CPO 測試降低後段成本的關鍵。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Die Level Test Methodology。PIC 切割後、進入 Package Assembly 前的單 die 測試；對應 6223_旺矽（櫃） CPO Insertion 3（Die Level）方案。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Package Level Test Methodology。整合後封裝層測試需 active alignment / passive alignment / Direct with FAU 三種能力；電訊號路徑（Load Board → EIC）與光訊號路徑（EIC → PIC → Fiber）並行。對應 技術_HyperSocket socket 設計與旺矽 Insertion 2（FAU 階段）。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Module Level Test Methodology。最終模組階段測試聚焦速度、對準與機構設計（pick & place / plug & play）；穎崴於此階段以 HyperSocket-LF / Hyper-Liquid 對應極大封裝 + 極高功率測試需求。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Module 階段 4 步組裝測試流程（穎崴 PDF P.57 Module Test Challenge）：① Pick & Place — Handler 把 CPO IC 放入 socket；② Place FAUs — 逐根擺放個別光纖陣列；③ Plug All FAUs — 周邊 FAU 連接完成；④ Plug & Play — 完整接觸建立、測試序列開始。這四步直接定義 CPO 量產的吞吐瓶頸（active alignment + handler 速度 + FAU 良率），也是 技術_HyperSocket（步驟 ①、④ socket）與 6223_旺矽（櫃） CPO Insertion 2 / 3 設備（步驟 ②、③ FAU 對位與連接）共同的訓練場與商業切入點。來源：活動_穎崴_CPO論壇簡報_20260514

封裝級測試（final test）放量瓶頸（SemiEng 2026-06）

• 連接器無標準化：每個 CPO 設計的光連接器都不同（五路線並存，見 技術_CPO光連接器），測試端需為每個設計客製機械手對位配方與 DIB 治具（Teradyne）。
• 測試雷射數量：單一光引擎需 4–8 顆雷射，16–32 引擎模組要 64–128 顆雷射源；CWDM/DWDM 多波長再放大。
• ATE 改造路線：Advantest 以「光學 load board」中間層（掛在電性 load board 與 handler 之間，承載光訊號、外部雷射與機械連接）改造既有測試機隊，避免整廠換機；Teradyne 走光電儀器單機整合＋資料同步。
• DIB / 治具：光路往返損耗需校準、DUT socket 面對翹曲/共面性/耦合干擾（Amkor）；FAU 保護與 6 自由度主動對位自動化是 HVM 前提（Lightmatter）。
• 資料管理：電測（STDF）與光測（CSV 等）資料格式分流是良率學習瓶頸；「雙域 ATE」單一紀錄輸出可大幅簡化分析（yieldWerx）。
• 業界共識：無 showstopper，但治具可靠度、資料紀律與光電儀器整合決定放量斜率。

Insertion 分段與潛在供應商矩陣（野村 2026-07-24）

GS 六大結論：測試是 CPO 商用化最早受益者（SEMICON Taiwan 2026-09-03，報告日 09-08）

GS 於 SEMICON Taiwan 走訪 8 家公司的董事長／C-level 與展位，其中光子 IC 測試與耦合設備供應商包含 Robotechnik（300757.SZ, Buy）、ASMPT（552.HK, Neutral）、高明鐵 GMT（4573.TWO, Not Covered）。六大結論中與 CPO 測試直接相關者：

1. 光子 IC 正在放大規模：AI 推升資料傳輸速度與頻寬需求，帶動光子 IC 強勁需求，要求其在 1 至 2 年內追上電子 IC 既有的自動化生產與測試生態系
2. 測試是 CPO 最早受益者：CPO 作為新技術，商用化路徑上必然耗時且面臨挑戰；GS 明確判斷測試設備供應商為最早受益者
3. 以早期 KGD 縮短時程：要讓光子 IC 放量，不只需要更多工具，更需要更好的工具——把 KGD（known good die）判定提前至 Insertion 1（PIC 晶圓級測試）或 Insertion 0（PIC 晶圓早期缺陷篩選），以節省失效成本

來源：報告_GS_SEMICON2026參訪總結_20260908

野村把 CPO 測試流程拆成 4-5 個 test insertion（切法不同會有 3/3.5 之分），並給出各站點潛在供應商。這是目前 vault 內最完整的一份 CPO 測試供應商對照。

圖說：CPO 四段 insertion 流程示意——PIC / EIC 晶圓各自晶圓級測試 → hybrid bonding 並加矽載板 → EPIC 晶圓級測試 → 切割並貼 receptacle / FAU → OE 單顆級／封裝級測試（圖上標紅字 and/or?，表示兩者是否都做尚未定案）→ 上基板與 ASIC 併排的模組／系統級測試。來源：報告_野村_半導體測試產業_20260724

（報告原文對多數欄位標問號，代表供應商選擇未定案；台廠以粗體標示）

圖說：CPO insertion 潛在供應商對照表——列為 Venue / Process / ATE-Instruments / Prober / Probe card / FT-SLT Handler / Socket，欄為 Insertion 1–4；Insertion 1-2 在 Foundry、Insertion 3-4 在 OSAT；探針卡欄出現 FormFactor?、MPI/FormFactor?、MPI?，handler 欄出現 Chroma/Ficontec? 與 Hon、Chroma (ELS)，socket 欄為 WinWay?/WinWay。來源：報告_野村_半導體測試產業_20260724

各 insertion 的技術重點與分工邏輯

• Insertion 1（EIC / PIC 各自晶圓測試）：有時被稱為「只測 PIC 晶圓」，因為 EIC 晶圓測試早已是成熟技術。此階段 PIC 與 EIC 各需自己的探針卡與 prober，測試為單面（上表面）。FormFactor 已開始出貨此站點的測試系統並在 2026 年 4 月法說上調 CPO 營收指引。
• Insertion 2（EPIC 雙面晶圓測試）：EIC 晶圓先切割，良品 die 以 hybrid bonding 疊到 PIC 晶圓上（成為 EPIC 晶圓），同時加上矽載板；接著做光電同測。必須雙面測試——電性探測從上方、光學探測從下方。因複雜度高、附加價值高，許多供應商都在投入資源；設備決定後才會跟著設計專用探針卡。
• Insertion 3 / 3.5（OE 單顆級 / 封裝級）：hybrid bonding 後的 PIC-EIC 堆疊切割成 OE 晶片。是否在貼 FAU / receptacle / 結構補強件前先測，尚未定案，因此有 3 / 3.5（封裝前後）之分。從此階段起測試進入 OSAT。貼 FAU 或 receptacle 取決於各家架構。封裝前類似 die-level test（近似晶圓針測）、封裝後更接近 chip-level probing；通常上表面做光學測試、下表面做電性測試。
• Insertion 4（模組／系統級）：良品 OE 裝到基板（未來可能是中介層）上，與 ASIC 同一表面組成 CPO 模組；此站點要確保整個模組運作正常、ASIC 與 OE 之間通訊順暢。之後是否還要再上大板做 SLT 仍未定。

分工判斷：野村認為前兩個 insertion 由晶圓廠處理（屬晶圓級製程且涉及 EIC / PIC 堆疊）；Insertion 3 起 OSAT 可以參與，初期主要服務商可能是 SPIL（日月光旗下矽品），量產放大或更多廠商加入新專案後其他 OSAT 亦可切入。

尚未定案的變數（野村產業訪查）

1. Insertion 2 缺好方案：雙面晶圓測試要求極高。
2. Insertion 3 是否 die-level 與封裝級都做。
3. Insertion 4 之後是否還需要 SLT。
4. 即使流程定了，良率是多少仍未知。
5. 各站點供應商選擇未定，而設備選擇會連動測試介面的採用。

野村結論：CPO 是半導體製造「痛但不可逆」的轉變，會為測試供應商開出全新市場；一旦突破工程極限、市場成熟，這些供應商將迎來新格局。另註：NVIDIA 的 Ethernet scale-out CPO 交換器預計自 2H26E 隨 Vera Rubin 平台推出（首款 CPO 交換器 Spectrum-6 已於 2026-03 進入全面量產），2026 年不會有顯著放量，但元件複雜度與高材料／生產成本抬高了失敗代價——這正是測試強度的核心驅動力。

KGOE Test Flow：另兩套 Insertion 切法（永豐 vs 致茂，2026-09）

Insertion 1–5 設備商版圖與放量時點（MS、UBS，2026-10-08）

兩份報告把「測試是 CPO 放量斜率的閘門」寫得最完整。MS（2026-10-08，報告_MS_CPO測試與封裝供應鏈_20261008）：NVIDIA Quantum-X Photonics 交換器約 2026 年初出貨、2026 年中進入客戶量產部署，Spectrum-X Ethernet Photonics 2026 年 8 月進入全面量產；2027 年的問題是放量速度，而測試決定速度。目前光學測試仍慢、偏人工、無通用標準；NVIDIA 現行流程光學測試涵蓋範圍止於光引擎（Insertion 3），封裝完成的元件只做電性最終測試，之後會新增光電同測的 Insertion 4 與 SLT；Insertion 2（已接合 IC-on-PIC 晶圓的晶圓級測試）MS 判斷會保留，因為越早挑出 KGOE 越好。UBS（2026-10-08，報告_UBS_漢測7856_首次覆蓋_20261008）：同意 Insertion 2 至少兩年內仍需要，理由是跳過會讓瑕疵光引擎到 OSAT 才被發現，造成良率歸責與封裝損失；並引述致茂「shift-to-middle」說法——32 顆光引擎的高密度交換器中任一 OE 失效都導致 CoWoS 層級封裝報廢，所以切單後的 OE 必須 100% KGD。

測試是閘門的物理理由（MS）：PIC 測試要把光纖對到晶片上耦合器，容差在次微米到數微米；單模光纖纖芯面積是矽波導的數百倍，微小偏移即造成插損大幅跳升；環形調變器隨溫度偏移共振，SOI 晶圓埋氧層導熱比矽差約 100 倍；電性探針卡是數十微米精度，光學對位是另一個量級。PIC 的插損、偏振相關損耗、響應度、串擾沒有統一測試標準，連接器設計又依客戶而異，使自動化更難；測試產出、測試成本與良率學習決定 CPO 產能放大速度。

MS Exhibit 3：Insertion 1–5 與設備商（MS 口徑）

設備商現況（MS／UBS）

• 旺矽（MPI）：可自行開發 PIC 晶圓級與 die 級的光學模組，並做 IC die 電性測試；目前與 Advantest 合作出貨 Insertion 2 晶圓級設備、出貨 Insertion 3 的 die-to-die prober（DTS650），是 Insertion 3 最早的台廠進入者；Insertion 2 為「認證成功即上檔」的選擇權。
• 鴻勁（Hon Precision）：Insertion 1、2 屬晶圓級，主要曝險在 Insertion 4（2027 起）與 Spectrum／Quantum 封裝的電性測試；ATC handler 2025 年起出貨 Spectrum、Quantum 測試；全新 Insertion 4 handler ASP 高於純電性 FT，次世代 handler 預計 1H27 開始出貨。3Q26 法說後更新（2026-10-28/29，公司、GS、MS、Citi）：Insertion 4 OE 機台 4Q26 已小量出貨工程型 FT 驗證 handler，客戶 11 月起併入 test program 驗證、年底前完成，目標 1Q27 量產（沿革：MS 2026-10-08 估 1H27 開始出貨 → 客戶 1Q27 量產設備）；此機台需 ASIC 與 OE 兩套熱控，電測由 ATE 負責，GS 指鴻勁自製光學對位平台仍在驗證中，Citi 稱鴻勁為唯一進入最終驗證階段的供應商、新品 ASP 約 NT$30m（現行機型 NT$12-15m）；CPC 與美系網通客戶及日系／大型 ATE 廠共同開發，採機械對位（活動_鴻勁7769_3Q26法說memo_20261028、報告_GS_鴻勁7769_3Q26_20261029、報告_Citi_鴻勁7769_3Q26_20261028）。
• 致茂（Chroma）：已通過 Insertion 3 與 4O 測試工具認證，2H26 出貨試產線，已收到 2027 年量產線首批訂單；MS 估光子測試設備占 2026 年營收 7%、SLT 約占 20%、量測約占中個位數百分比；CPO 產品線含 PIC 晶圓測試（586XX）、光引擎／CPO 自動化測試（587XX、5860X）、雷射光源。3Q26 法說後（2026-10-29，Citi、MS）：CPO 客戶預計 2026 年底結束試產、致茂已收 1Q27 量產 PO，Insertion 3 量產機台數為試產線的 4-5 倍，轉 Quantum 後再數倍；若量產線略過 Insertion 2，Insertion 3 設備需求更高（MS）；另一家客戶 2027 年前三季試產、4Q27 量產。
• 萬潤（AllRing）：FAU-to-chip 耦合機（六軸對位平台＋影像辨識）與 FAU AOI，位置在 Insertion 2 與 3 之間；耦合良率與 throughput 直接決定 Insertion 3 的結果；MS 通路查核認為可能也取得 Insertion 3 後 OE 上 CPO 載板的點膠站；競爭者 ADST、MRSI。
• 日月光（ASE／SPIL）：執行大部分後段 CPO 流程並買進測試設備；預定 2026 年底量產 CPO；測試價值由晶圓（Insertion 1-2，晶圓廠）移向光引擎與封裝（Insertion 3-5，OSAT）；MS 估每顆 OE 封裝含量約 US$30，含測試可超過兩倍。
• 漢測：UBS 估 2027E 交付 Insertion 2／3 設備 40／70 台，取約 30% 設備價值；ficonTEC 為 Insertion 2 早期領先者（見 7856_漢測（櫃））。
• 國際 ATE：Advantest 預期 CPO 相關營收 2027 年倍增、2028 年再超過倍增；Teradyne 預期 CPO 測試機 TAM 由 2026 年 US$1 億成長到 2028 年 US$3-7 億、2030 年 US$10 億；Advantest SoC 測試機 TAM 2026 年約 US$110 億；Advantest V93000 裝機基礎大，客戶可沿用既有測試程式與工作流程擴展到 CPO 測試（MS）。
• 放量時點：交換器單獨使用 CPO 時測試工具數量有限；測試設備需求的階梯跳升發生在 CPO 進入 NVLink scale-up——Rubin Ultra NVL576（2H27）首見、Feynman（2028）放量（MS）。

產業聯盟版測試程序：APC Recommended Test Procedures v1.0（2026-10）

Advanced Photonics Coalition（APC）Test & Measurement 工作組於 2026-10 發布《Silicon Photonics for Co-Packaged Optics — Recommended Test Procedures》v1.0（129 頁），主席為 旺矽 MPI、共同主席為 Quantifi Photonics（Teradyne 旗下），編輯群另有 Advantest、EXFO、ficonTEC、HPE、Santec、Viavi。這是 vault 內第一份產業聯盟（非券商、非單一公司）的 CPO 測試流程定義。全章節解讀見 分析_APC_CPO矽光子測試程序解讀_20261009。

Insertion 架構（APC 口徑）

成熟階段與量測收斂

• Table 1：R&D、Validation、LVM 為「Granulate」（逐項細測），HVM 為「Coarse」（只留 CTQ 粗篩）；原文未給兩詞定義，此為依內容解讀。
• 共通範本：R&D 5–15 顆、手動探針台、不設 pass/fail；Validation 30–90 顆跨 ≥3 批、半自動或自動、正式 LSL/USL＋Cpk＋Gauge R&R；LVM 100% CTQ、加 guard band、SPC（Xbar-R）、晶圓 loader＋選配 SECS/GEM；HVM 100% 最小 CTQ、單一標稱條件、快速分 bin、即時 SPC 自動 lot-hold、環境測試只做季度抽樣。
• HVM 線上必測只剩 DC 類參數：光到光為單波長插損、消光比、粗回損（#2 再加共振波長、Vπ；bar 級加端面鍍膜反射率）；光到電為暗電流、響應度、TIA 增益、靈敏度；電到光為 Idd、S11、輸出功率、中心波長、消光比（bar 級加雷射閾值電流作 burn-in 篩選）。TDECQ、調變頻寬、全波段 WDL／PDL、完整 L-I、SMSR 一律退到定期抽樣。
• 溫度：EIC −40°C 到 +125°C；PIC／E-PIC 晶圓、bar、die 級 −40°C 到 +85°C；濕度與長時間熱循環要到封裝級 #4 才正式做（Telcordia GR-468、MIL-STD-883），HTOL 以雷射閾值偏移為關鍵指標。
• 產能槓桿：文件明寫 auto-align 速度與減少波長點數是 LVM 主要產能槓桿；對位方式由手動 → qualified → locked → 高速 auto-align。
• 跨站追溯：每站與前一站同顆 die 比 delta，Validation 將其正式化成相關模型、評估以前站預篩縮小後站範圍；die 級追溯要從 R&D 起建成基礎設施；封裝級另要求首測與終測結果分開保存、監控多通道的最差通道。

探針系統等級與參考供應商（附錄 7）

• 機台等級：手動（benchtop）→ 半自動 → 自動＋晶圓 loader → 自動＋MHU → 自動＋MHU＋ATE docking station（bar／die 級 HVM）；封裝級為龍門式 Validation System 到多工位全自動系統，輸出端加入 BERT。
• 儀器組合：光到光＝OLS（可調雷射）＋OPM＋OSA，選配 OFDR、λ meter；光到電＝OLS＋SMU／DC Meter＋安培計＋示波器；電到光＝SMU＋RF 產生器＋OPM＋OSA（＋λ meter）。
• 附錄列名：晶圓／bar／die 探針系統 MPI、ficonTEC（光學另列 EXFO）；ATE docking station Advantest、Teradyne；DC／RF 探針 MPI；DC 源、DC 表、RF 產生器、示波器、波長計 Keysight；光源與光功率計 EXFO、Santec、VIAVI、Quantifi（Teradyne）、Keysight；OSA EXFO、VIAVI、Quantifi；OFDR Santec；FAU 光探頭 PHIX、Focuslight、SENKO、TE Connectivity、Lightmatter。附錄是參考名單，與編輯群高度重疊，不代表市占或訂單。

光子測試的全流程架構：雙面晶圓測試、單顆 SLT 與模組測試

設備商 ficonTEC（總裁 André Lalonde，SEMICON Taiwan 矽光子論壇簡報 產業_SEMICON2026矽光子論壇_ficonTEC簡報_20260831，講者口徑）的核心主張：AI 擴張的是製造規模問題，測試正快速成為最大瓶頸之一；問題已不只是「能不能量到」，而是「能否經濟地量測上百萬顆以上」。講者並稱未來五年光子產業需建置的量產與測試產能，可能超過過去二十五年的總和（與逐字稿所述 25 年出貨約 2,000 台、未來 12–18 個月需出 1,000 台同向，見 7856_漢測（櫃））。

• 測試要隨元件走完整個製程：產品流程為晶圓→單顆晶粒→組裝→光引擎→模組→系統；ficonTEC 口徑的四站為 Insertion 1（EIC 探測＋PIC 頂面光探測）、Insertion 2（雙面晶圓電光探測）、Insertion 3（晶粒／光引擎測試）、Insertion 4（模組測試與系統前最終驗證）。以 COUPE 為例的 11 步流程：兩片晶圓各自 Insertion 1 → EIC 切單並貼上薄化 PIC → 加透鏡層 → Insertion 2 → 切單 COUPE → 貼透鏡陣列（光引擎組裝）→ Insertion 3 → 僅 Known Good Die 進組裝 → 組模組 → Insertion 4。每一站是「經濟防火牆」：失敗成本隨站別由 1× → 10× → 100× → 1,000× 放大，故主張缺陷要在低價值階段攔下。
• Insertion 2（雙面晶圓）：探針卡／電性探針在上、晶圓下方為熱控 chuck 與 FAU 介面，必須同時取得光與電的接觸；講者列七項挑戰：同時光電存取的機構、機台間相關性（system-to-system GRR）、晶圓翹曲、碰撞防護（對位與避撞）、重複性、熱穩定與均勻、高稼動率。對應機台為雙面晶圓測試機 WLT-D2。
• Insertion 3（單顆化後）：上方為 Optical Head Assembly／FAU，下方為熱控 chuck、晶粒與高速 socket／高速探針卡；挑戰為微小元件搬運與定向、FAU／OHA 光學對位、高速電性重複接觸、熱、接觸面清潔與高 UPH。對應機台為雙面晶粒測試機 DLT-D2。
• Insertion 3 的三種測試哲學（講者表）：

講者稱挑戰在於讓 SLT 以合理成本達到「近桌上級」效能：BER、ER、OMA、jitter、eye 的量測品質＋縮小體積與功耗＋提高平行通道數＋單通道成本符合 SLT 經濟性。 - Insertion 4（模組級）：測試由「工程師人工操作的獨立儀器、手接雷射與 loopback」走向高密度量產；載板示意含主熱區（可處理 >2–3kW 排熱）、多個低功率熱區、BGA 高壓縮力與專有多頭光纖介面；挑戰含清潔、精密對位、光纖處置與耦合、數十至數百顆雷射源管理與多站熱控。 - 平台訴求：晶圓→晶粒→模組同一架構、數百條光電通道並行 224G+、整合儀器／光學／運動／自動化，目標降低測試成本並提高首次通過良率。

圖解

圖說：ficonTEC 以 COUPE 為例的 11 步製程與 Insertion 1–4 位置，Insertion 2 為雙面晶圓測試、Insertion 3 為單顆晶粒／光引擎測試，僅 Known Good Die 進組裝；底部標示失敗成本 1×→10×→100×→1,000×。（來源：ficonTEC，SEMICON Taiwan 矽光子論壇簡報，2026-08-31）

圖說：ficonTEC 對 Insertion 3 的 SLT／Loopback、224G HSIO／ATE 量產測試、完整特性分析三種測試的比較表，與「SLT 要達近桌上級效能」的四項要素。（來源：ficonTEC，2026-08-31）

圖說：UBS Figure 9，CPO 測試流程圖：Insertion 1（EIC／PIC 晶圓級）→2（EIC on PIC）→3（Optical Engine）→4（ASIC＋OE Alignment 最終測試），各 insertion 標示測試服務商與設備廠。（來源：UBS，2026-10-08）

圖說：UBS Figure 7／8，Insertion 2（Probe Card／PIC＋EIC／矽基板／網格狀 Chuck／Lens／Periscope，光由下方穿過）與 Insertion 3（Socket／PIC＋EIC／Receptacle／FAU）測試方式示意。（來源：UBS，2026-10-08）

圖說：致茂 CPO Test Solutions：PIC 晶圓測試 586XX 系列；光引擎與 CPO 自動化測試 587XX、5860X 系列與雷射光源。（來源：致茂，轉載於 Morgan Stanley，2026-10-08）

圖說：CPO INS4 OE 測試堆疊示意：由下而上為 ATE Tester、Load Board、Socket、Substrate，基板上並排 ASIC 與 OE，其上壓 Thermal System 與 Cold Plate；左側 External Laser Source（ELS）經光纖接 FAU，上方 Optical Alignment Stage 對位 OE，說明 INS4 為何需兩套熱控與光學對位儀器。（來源：報告_Citi_鴻勁7769_3Q26_20261028 Figure 1，2026-10-28）

圖說：鴻勁 CPO 方案：Insertion 4（ASIC＋Optical Engine，3000W 單 site，含 Optical Alignment Stage）與 CPO FT（2000W／1000W 單、雙、四 site）的 ATE＋ATC handler 配置。（來源：鴻勁，轉載於 Morgan Stanley，2026-10-08）

圖說：旺矽 DTS650 晶粒對晶粒測試機外觀（Insertion 3）。（來源：MPI，轉載於 Morgan Stanley，2026-10-08）

圖說：FormFactor 探針與物鏡對光學引擎晶片進行針測的近照（黃光耦合）。（來源：FormFactor，轉載於 Morgan Stanley，2026-10-08）

圖說：APC Fig.24，Insertion #3 bar 級光到光 HVM 機台「Automatic Probe System with MHU and ATE Docking Station」——左為帶直立物料搬運塔的探針台、右為白色機台接灰色大型測試頭機櫃；OLS 輸入、OPM 輸出，受測物為 bar 條。顯示 bar／die 級量產時光學探針台須與 ATE 測試頭對接。（來源：報告_APC_CPO矽光子測試程序_20261009，APC，2026-10）

圖說：APC Fig.45，Insertion #4 封裝級 Validation System——龍門架式機台，輸入 SMU、RF Generator，輸出 OPM、OSA、BERT，受測物為封裝件。（來源：報告_APC_CPO矽光子測試程序_20261009，APC，2026-10）

各 Insertion 設備商現況與光引擎產能擴張（群益 ECOC 會後，2026-10-06）

來源 memo_ECOC2026_群益會後分享_20261006（群益投顧 ECOC 2026 會後分享，轉述產業訪查；設備商名單為訪查口徑，非公司公告，信心中）。

• 需求基數：NVIDIA 目前每月給台積電約 500 片晶圓、每片約 600 顆 3.2T 光引擎，等於每月約 30 萬顆光引擎；測試與裝機產能要從月 30 萬顆擴到約 1,200 萬顆（約 40 倍），訪查認為是為了 NVIDIA 大規模光互連。OE 貼 FAU 良率約 98-99%。
• Insertion 1（PIC／EIC 晶圓測試）：台積電以 6857.JP(advantest)＋FORM.US(formfactor) 測，預期 2026 年底裝機 58 台。
• Insertion 2（EIC＋PIC＋Micro Lens，上電下光）：TER.US(teradyne) 與 FiconTEC 負責；beam size 僅約 3-4 micron 因此難測。
• Insertion 3：FiconTEC 目前 4 台機台、每台一天僅能測約 500 顆；第二供應商為 2360_致茂（市），訪查稱致茂方案效能優於 FormFactor 方案（群益轉述，口徑待核對）。
• Insertion 4：7769_鴻勁精密（市）＋2360_致茂（市）。
• FAU 測試：原用 ADS Tech，目前正在驗證另外兩家 6187_萬潤（櫃） 與 MRSI。
• 與既有矩陣的關係：與野村（2026-07-24）「Insertion 1-2 在晶圓廠、Insertion 3 起 OSAT」分工一致；本訪查補上具體機台數、每日產能與第二供應商。Insertion 3 單機日測 500 顆對照月需求 30 萬顆，顯示 3 站產能缺口極大，是設備商擴產與第二供應商導入的主因。
• 製造瓶頸：Coherent VCSEL NPO 模組製造最大良率瓶頸可能是光纖與 FAU 的組裝（見 技術_NPO）。
• 現場補充（kevin 筆記，2026-10-14，活動_群益ECOC2026歐洲光通展會後分享_珩石筆記_20261006）：CPO 封裝測試約占價值量 6 成；FormFactor 在台積電 2026 年底 Insertion 1 裝機量 58-60 台；筆記寫 i2 出貨很慢（FormFactor、Advantest）、多家需求跳至 i3（FiconTEC、致茂），此 i2 廠商歸屬與上列分工不一致，待核對。

難做（良率）與難測（測試）：智璞觀點的複合良率量化（2026-09-21）

memo_CPO_智璞供應鏈論壇_20260921 提供一組簡單但具體的複合良率量化，補上本頁「良率相乘」敘事的數字案例：若單一 CPO 模組包含 16 顆光引擎，即使單顆對位良率高達 95%，經 16 次方複合疊加後，整體模組良率僅約 44%——等於生產兩顆就報廢一顆；在 CPO 製程中，99% 良率僅為及格門檻。改善解法：微透鏡（Microlens）擴大光束以放寬對位容差、康寧玻璃橋接（Corning Glass Bridge）直接在晶圓端解決對位、短期仰賴主動對位（AA）確保良率、長期需邁向被動對位（PA）以降低成本。與本頁「總良率 ≈ ASIC 良率 × N 顆 OE 良率 × 組裝良率」（見 技術_CPO製程流程）方向一致，本節提供了具體的 16 顆 ×95% 算例。

投影片原檔（報告_永豐_智璞專家分享會_矽光子與CPO趨勢_20260921）另補三組數字：

• 良率矩陣（整體良率＝單點良率^N；數學推算，非量產數據）：

• 測試成本占比（產業估計，各技術自身總成本內的比例，非跨技術金額比較）：成熟 InP PIC 模組測試約 29%（設計/製造 20%、組裝＋封裝 51%）；發展中 SiPh 測試約 75%（依成熟度 60–90%：封裝後測 → 90%，wafer-level KGD → 60%）。TAP（Test＋Assembly＋Packaging）可達元件總成本約 80%。原因：每顆 die 要先對光才能測、PDK 未成熟、光＋RF 測試時間長、多在切單後逐顆序列做。
• Insertion 2 為何被跳過：EIC 疊上 PIC 後「上電下光」，探針台要雙面且要次微米對光（Advantest：光學探測「尚無真正標準」）；雙面探測量產機台 2025-03 才由 Teradyne＋ficonTEC 推出、產能未公開。目前量小，先切單、裝 receptacle 到 Insertion 3 一起測，代價是壞 die 也裝了 receptacle、佔用對位機台。智璞結論稱第二道測試「一片 20 小時、量產要 6–8 小時」。解法方向：Jenoptik UFO 探針卡一批對準一次、ATE 多站並測（邊緣耦合 Insertion 1 已 <5 秒/die）、PIC 上微透鏡陣列讓逐顆只調 XYZ。

四道測試工序設備版圖（智璞 2026-09 內部整理，方向性、非完整名單）：

台廠集中在第三、四道（耦合設備、測試機、socket），第一、二道以國際 ATE 廠為主。

圖說：CPO 四道測試工序設備版圖（Insertion 1–4 各站測試機／探針台／耦合設備／socket 廠商）。來源：報告_永豐_智璞專家分享會_矽光子與CPO趨勢_20260921，智璞產業趨勢研究所整理，2026-09-21

圖說：InP vs SiPh 成本結構橫條（InP 測試 29%／SiPh 測試約 75%）。來源：報告_永豐_智璞專家分享會_矽光子與CPO趨勢_20260921，2026-09-21

永豐（騰旭投資程正樺，2026-09-16，引用 NVDA Spectrum 6／Ficontec 整理的 test flow for COUPE）：

致茂法說口徑（2026-09-15，公司自述術語，見 2360_致茂（市））：

差異所在：永豐的 Insertion 3 已包含 FAU/OAH 耦合，較接近上方野村表格的 Insertion 3.5（OE 封裝級測試）；致茂的 Insertion 3 只到「切割 die + receptacle」，較接近野村表格的 Insertion 3（die-level），FAU 耦合被致茂歸入 Insertion 4（板級之後）。三套編號對應同一段物理流程，但切分點不同，引用時需標明口徑來源。

測試設備 TAM 與 Insertion 2 去留的量化影響

福邦投顧研究部《CPO相關設備趨勢與台廠投資機會》（2026-10）把「Insertion 2 跳過與否」的財務影響首次量化到測試設備與貼合機台 TAM 層級，補上本頁既有「難做與難測」章節的數字案例。來源：報告_福邦_CPO設備趨勢與台廠_202610。

• 測試設備 TAM 2028 年約 418 億元，Insertion 3／4 合計逾七成：OE 需求持續放大帶動 TAM 擴張，Insertion 3（Die Level 全檢，須單顆取放＋全數檢測，測試時間約 Insertion 2 per die 的 2-3 倍）與 Insertion 4（完整 CPO 模組測試，逐步導入 SLT）為主要成長動能，2028 年兩者合計占逾七成；若跳過 Insertion 2，原本晶圓階段的測試需求移往 Insertion 3，進一步推升後段測試需求。
• Insertion 2 跳過的損益平衡點在 SoIC 良率約 60%：跳過 Insertion 2 可省下每顆 die 在 Insertion 2 的 45 秒，代價是 SoIC 不良品須額外占用 Insertion 3 測試時間；SoIC 良率 60% 時兩者打平，良率越高、省下的測試時間越多（80%/90% 良率下每顆良品 OE 測試時間較有做 Insertion 2 分別減少約 17%/23%）。整體而言跳過 Insertion 2 使 2027/2028 年測試設備新增 TAM 分別減少約 12%/16%，但 Insertion 3 機台需求反增。
• 貼合機 TAM 同步受 Insertion 2 去留影響：直接貼合 FAU 於 2027/2028 年新增貼合機 TAM 約 43/51 億元；若採 receptacle 兩段貼合（先貼 receptacle 再裝 FAU），TAM 最高可增至 85/101 億元；省略 Insertion 2 後未經篩選的不良品也須貼合，使 2027 年貼合機 TAM 增加約 24%（隨 SoIC 良率提升此差距逐步收斂，2028 年已大致相當）。

台廠 2027 年 CPO 測試設備產值預估

來源：福邦投顧研究部（2026-10），報告_福邦_CPO設備趨勢與台廠_202610。

萬潤以 FAU／receptacle 耦合貼合為主要供應商（已出機至矽品），不計入上表測試設備產值；高明鐵、惠特貼合機送樣中；國際對手含 MRSI、港建代理的 ADST；漢測、旺矽、光焱能否放量取決於 Insertion 2 去留與台積電 HVM 驗證結果。

圖解

圖說：EIC/PIC D2W 晶粒示意圖，EIC Face down／PIC Face up 疊合結構簡圖。（來源：福邦投顧研究部，2026-10）

圖說：PIC 電性探測機台示意圖，Plunger／Probe Head／雙探測頭與載台結構。（來源：福邦投顧研究部，2026-10）

圖說：晶圓測試機台探針示意圖，EIC/PIC 疊層晶片以多探針垂直下壓接觸晶圓。（來源：福邦投顧研究部，2026-10）

圖說：晶圓上電下光測試流程示意圖，標示電性探針打入高速電訊號、光學探針/光纖打光讀取光訊號，再經晶圓測試→標記良品→切割成晶粒四步驟。（來源：福邦投顧研究部，2026-10）

圖說：CPO 模組 FT 測試架構示意圖，Plunger／Probe Head／Package／Heating XYθ／Socket／Tester Head 堆疊結構，含 CCD 對位視窗。（來源：福邦投顧研究部，2026-10）

圖說：Insertion 1-4 測試設備新增 TAM 堆疊柱狀圖（億元台幣），2026E 約 18、2027E 約 385、2028E 約 418，Insertion 3／4 占比最大。（來源：福邦投顧研究部，2026-10）

圖說：有無 Insertion 2 之測試設備新增 TAM 柱狀圖比較，2027E/2028E 跳過 Insertion 2 的 TAM 均低於完整四階段 TAM，差幅約 12%/16%。（來源：福邦投顧研究部，2026-10）

矽光子晶圓級量產測試實例：Marvell × Advantest（SWTest Asia 2025）

SWTest Asia 2025（福岡，逾 850 人、54 家展商）最佳整體論文頒給 MRVL.US(marvell)、Jenoptik 與 6857.JP(advantest) 合作的「Silicon Photonics Production Wafer Testing by Utilizing Advantest V93000 SOC ATE platform」，代表矽光子 PIC 已在既有 SoC ATE 平台上跑量產晶圓測試。同場最佳海報為 FORM.US(formfactor) 的高 pin 數、高平行度垂直探針卡量產特性化；最佳資料獎為 Micron 談先進記憶體對探針測試的衝擊。下一屆 SWTest Asia 2026 於 2026-11-04～06 在新竹喜來登舉行。出處：報告_ChipScaleReview_Winter2026期刊_20260122。

台股觀察

相關技術

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• 技術_HyperSocket
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供應鏈

→ 供應鏈_CPO_D-FAU

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