CPO製程流程

定義

CPO（Co-Packaged Optics）常被簡化理解成「PIC + EIC + ASIC 封在一起」。這個骨架正確，但不足以描述量產所需的完整流程：真正決定良率與成本的，有一半以上落在骨架之外——光源怎麼進來、PIC 的光怎麼接到光纖、基板怎麼讓光纖穿出封裝、壞了怎麼換。

完整流程可拆成六層，橫跨 Fab、先進封裝、光學模組組裝與系統整合四個製造階段。

圖解：端到端六層流程

flowchart TB
    subgraph L1["L1 光源層（矽不發光，必須外掛）"]
      ELS["ELS / ELSFP<br/>CW Laser 可插拔模組"] --> ISO["Isolator / TEC / Splitter"]
      ISO --> PMF["保偏光纖 PMF 送光進封裝"]
    end

    subgraph L2["L2 PIC 層（電光轉換）"]
      MOD["調變器 MZM / MRM / EAM<br/>（MRM 需熱調諧＋波長鎖定）"]
      PD["Ge 光偵測器"]
      WDM["波導路由 / WDM MUX-DEMUX"]
    end

    subgraph L3["L3 EIC-PIC 整合層"]
      EIC["EIC：Driver + TIA (+CDR)"]
      BOND["整合方式：flip-chip → 3D 堆疊<br/>Cu pillar / TSV Reveal / hybrid bonding"]
    end

    subgraph L4["L4 光耦合層（三段，非直接對接）"]
      GC["① On-chip coupler<br/>Grating / Edge Coupler"]
      LENS["② 微光學層<br/>Si microlens / Meta-lens / turning mirror"]
      FAU["③ FAU 本體<br/>V-groove + 光纖陣列 + lid + UV 膠"]
      GC --> LENS --> FAU
    end

    subgraph L5["L5 封裝 / 基板層"]
      INT["Interposer：CoWoS-S/L、iOIS"]
      SUB["Substrate 開孔開槽讓光纖穿出<br/>ABF 層數↑ / 翹曲 / 玻璃基板"]
      TH["熱：ASIC 高功耗 vs PIC 需恆溫<br/>熱隔離溝 / 分區 lid / 液冷"]
    end

    subgraph L6["L6 出封裝與系統層"]
      CONN["可拆式連接器（D-FAU 存在理由）"]
      MT["MT Ferrule / MPO / MMC（實體瓶頸）"]
      SHUF["Fiber shuffle / tray / 彎曲半徑管理"]
      PANEL["面板 → 機櫃 → Scale-up / Scale-out"]
      CONN --> MT --> SHUF --> PANEL
    end

    PMF --> MOD
    MOD --> WDM
    PD --> WDM
    EIC --> BOND --> MOD
    WDM --> GC
    FAU --> INT
    INT --> SUB --> TH --> CONN

    TEST["測試貫穿全程：Insertion 1-4<br/>KGOE / wafer-level optical probe / burn-in"]
    TEST -.良率相乘.-> L2
    TEST -.良率相乘.-> L4
    TEST -.良率相乘.-> L5

圖說：CPO 端到端六層流程。常見的「PIC+EIC+ASIC」心智模型只涵蓋 L2 與 L3；L1 光源、L4 微光學層、L5 基板開孔與熱設計、L6 可拆接頭與 MT ferrule，才是目前量產卡關與台廠切入的位置。（自製流程圖，Claude 整理 2026-08-23）

L1 光源層：矽不發光，光源必須外掛

矽是間接能隙材料，無法有效發光，因此 CPO 的光源一定來自 III-V（InP / GaAs）而非 PIC 本身。這是最常被漏掉的一層。

台廠 / 國際對應：3081_聯亞光電（櫃）（EML / CW / Comb Laser 磊晶）、2455_全新（市）（VCSEL / PD 磊晶）、6442_光聖（市）（ELS）；國際端 NVIDIA 已對 LITE.US(lumentum) 與 COHR.US(coherent) 做戰略投資與購買承諾。

L2 PIC 層：路線分歧在調變器，代價在熱

PIC 內部的光路架構（光源矩陣 → 調變器 → 路由 → WDM → 耦合）詳見 技術_CPO，本頁只補流程與製程上的影響：

• 調變器選型決定後段製程負擔：MRM 微環面積小、功耗低，但共振波長對溫度極敏感（業界常見量級為每 °C 數 pm 至十餘 pm），必須配熱調諧 heater 與波長鎖定控制迴路；MZM 尺寸大但熱穩定、線性佳。選型比較見 技術_調變器 / 技術_MRM。
• 因此 PIC 的熱問題不是散熱問題，是波長精度問題：旁邊就是數百瓦的 ASIC，PIC 卻要控在極窄的溫度窗內。這條約束會一路傳導到 L5 的封裝熱設計。
• PIC die size 大（CPO 等級可達 50–100 mm²），使 技術_Photonics_SOI晶圓 供給在 2027F 起可能成為新一輪材料瓶頸（野村，2026-05-21）。
• 其他元件：Ge 光偵測器、AWG / echelle grating 做 MUX / DEMUX；WDM crosstalk 需壓在 −20 dB 以下。

L3 EIC-PIC 整合層：關鍵不在「有 EIC」，在「怎麼疊」

EIC 內含 modulator driver、TIA，視架構再加 CDR / retimer。整合方式直接決定寄生電感與可達速率：

流程上這裡會出現一段常被漏掉的晶圓級製程：PIC / EIC 晶圓 bump + 3D TSV Reveal，之後才進 OE die 組裝。庫內對應節點為 7873_瑞峰半導體（興）（GFS.US(globalfoundries) 矽光子晶圓 → 瑞峰 bump / TSV Reveal / V-groove edge coupling → FN.US(fabrinet) 組裝）。

台灣同時具備 12 吋 bump 與 3D TSV Reveal 能力者有限（3711_日月光投控（市）、矽品、6239_力成（市）），其中現有 CPO 者更少（元大，2026-05-25）。

路線變數：ASIC ↔ EIC 之間走 XSR SerDes / UCIe 等短距介面；是否保留 DSP（retimed vs Linear Drive / LPO）仍是未定路線，見 技術_CPO 與 技術_Linear_Driver。

L4 光耦合層：FAU 不是直接接上 PIC，中間有三段

這是最容易被簡化成一句「用 FAU」的一層。實際光路是：

PIC 出光 → ① on-chip coupler → ② 微光學層 → ③ FAU → 光纖

① On-chip coupler

② 微光學層（心智模型最常缺的一格）

不是把光纖直接貼上晶片，而是先用微光學把光束整形、放大容差：

• Si microlens array：6789_采鈺（市） WLO 12 吋，容差約 ±10 μm，TSMC iFAU 路線
• NIL 玻璃壓印微透鏡 + 稜鏡 + V-groove 複合件：HIMX.US(himax) 奇景，TSMC COUPE Gen1/2 microlens array 供應（Morgan Stanley 通路調查）
• Meta-lens：7928_合聖科技（興），1 dB 損耗下容差約 ±18 μm，D-FAU 差異化路線
• Turning mirror（45° 轉向鏡）：讓光纖平躺而非垂直插出，降低封裝高度與應力
• 詳見 技術_Micro_lens

③ FAU 本體

• 結構：V-groove 基板（矽 KOH 異向蝕刻最精準，或玻璃 / 陶瓷）+ 光纖陣列 + lid + UV 膠固定
• 三種形態：傳統 FAU / iFAU（TSMC 整合版）/ D-FAU（可拆卸式），比較見 技術_FAU
• 對位方式決定量產節拍：active alignment（通光找最大功率，準但慢）vs passive alignment（靠機械對位標記，快但需高精度結構件）。CPO 量產成敗有很大一塊在能否把 AA 的 UPH 拉起來
• 黏合：UV 硬化 epoxy；CTE mismatch 與膠材老化是長期可靠度頭號殺手
• 後端封裝易導致光纖斷裂，是 GC 耦合 FAU 的已知製造瓶頸（memo_CPO_ScaleUp光互連_20260618）

圖說：多軸光子對位系統（Multi-Axis Photonics Alignment System）——堆疊式多軸精密位移平台，箭頭標示各旋轉與線性自由度，用於 FAU 主動對準。來源：活動_穎崴_CPO論壇簡報_20260514

台廠對應：3363_上詮（櫃）（FAU 封裝）、6442_光聖（市） / 7928_合聖科技（興）（集團 D-FAU 整合）、3163_波若威（櫃）（WDM / FBG / isolator）、6223_旺矽（櫃）（CPO Insertion 2/3 對位設備）。完整圖譜見 供應鏈_CPO_D-FAU。

L5 封裝 / 基板層：光纖要能穿出封裝

這一層在「PIC+EIC+ASIC」的說法裡完全隱形，卻是台廠受益最直接的環節。

台廠對應：2330_台積電（市）（COUPE / iOIS / CoWoS）、3711_日月光投控（市）、3037_欣興（市） 等載板廠、GLW.US(corning)（玻璃）。

L6 出封裝與系統層：光纖離開封裝之後

模組級組裝與測試流程（Module Level 四步）

圖說：CPO 模組級組裝與測試四步驟——Pick & Place（handler 將 CPO IC 置入 socket）→ Place FAUs（逐一選擇性置放各光纖陣列）→ Plug All FAUs（完成封裝四周一圈的 FAU 連接）→ Plug & Play（全接觸建立，開始測試序列）。圖中可見 Switch ASIC 位於基板中央、FAU 由四邊周邊插入。來源：活動_穎崴_CPO論壇簡報_20260514

對應測試介面為 6515_穎崴（市） 技術_HyperSocket 系列。完整 Insertion 分段與測試方法論見 技術_CPO測試。

常見漏項檢核表

用來檢查任何一份 CPO 方案 / 研究筆記是否漏掉關鍵環節。

三個「步驟」而非元件的關鍵

1. 測試：CPO 的良率經濟學是相乘的

總良率 ≈ ASIC 良率 × N 顆 OE 良率 × 組裝良率。任何一顆 OE 壞掉，整個 package 報廢。因此：

• KGD（Known Good Die）概念需升級為 KGOE（Known Good Optical Engine）——光學元件無法像電性一樣用探針簡單篩選
• Wafer-level optical probing 需求，反過來影響 L4 選 GC 而非 EC
• 雷射需 burn-in 老化篩選
• 對應設備：2360_致茂（市） insertion #3（OE die tester）/ #4（light-in light-out 光學測試）、6223_旺矽（櫃） Insertion 2/3、6515_穎崴（市） 測試 socket。分段細節見 技術_CPO測試

2. 可靠度：規範尚未統一

• 雷射有 Telcordia GR-468 可依循，但OE 在 ASIC package 內的可靠度規範產業尚未統一——這本身是值得追蹤的產業訊號
• 主要老化路徑：UV 膠老化、CTE mismatch 造成的插損漂移、非氣密下的水氣與微粒污染

3. 維修性：CPO 相對可插拔的最大退步

可插拔光模組壞了換模組；CPO 壞了原則上換整個 package。整套設計取向（ELS 外置、D-FAU 可拆、chiplet 化、socket 化）都是在補這個洞。這也是為何 2026–2028 hyperscaler 傾向讓同一 ASIC 同時支援 CPO 與 CPC / pluggable，保留部署彈性。

關鍵參數 / 判斷指標

技術瓶頸 / 風險

• 光纖耦合與 FAU 對位：GC 耦合 FAU 在後端封裝易致光纖斷裂；AA 節拍限制量產爬坡
• MT Ferrule 實體缺料：高階 16/24 芯供不應求，精密射出成型擴產極慢
• 熱與波長：MRM 路線的溫度敏感度與 ASIC 高功耗直接衝突
• 可維修性與現場運維：液冷環境下的光纖維護、多供應商互通性尚未解決
• 良率相乘與沉沒成本：任一 OE 失效即報廢整包，是 D-FAU 與 chiplet 化的根本驅動
• 規格未定：CPO 可靠度標準、連接器互通標準、是否保留 DSP 均未收斂

關鍵廠商（依流程層別）

觀察重點

• 微光學層是台廠最集中的差異化位置（采鈺 / 奇景 / 合聖 / 玉晶光），且直接綁 TSMC COUPE 世代，是追蹤 CPO 進度的高訊號環節
• MT Ferrule 缺料是可觀察的實體瓶頸，比敘事更早反映真實拉貨
• 可拆接頭與維修性的規格收斂進度，是判斷 CPO 從 2027 樣品走向量產的關鍵指標
• Scale-up 是否導入 CPO，決定光學元件 TAM 是 1× 還是 5×
• 純 CPO 敘事最被高估之處，正是本頁 L1 / L4 / L5 / L6 這些「不性感但決定良率」的環節

相關技術

• 技術_CPO｜技術_OE光學引擎｜技術_SiPh｜技術_COUPE
• 技術_FAU｜技術_Micro_lens｜技術_CPO光連接器｜技術_ELSFP
• 技術_調變器｜技術_MRM｜技術_CPO測試｜技術_HyperSocket
• 技術_CoWoS｜技術_InP磷化銦｜技術_Photonics_SOI晶圓｜技術_NPO

供應鏈

→ 供應鏈_CPO_D-FAU｜供應鏈_光通訊｜供應鏈_玻璃芯基板

來源與信心水準

相關頁面

• 技術_CPO｜技術_CPO測試｜技術_FAU｜技術_OE光學引擎
• 供應鏈_CPO_D-FAU｜分析_xPO全景與BOM拆分_申万宏源_20260630｜分析_CPO光學元件全解_20260605
• 分析_CPO光測試與Insertion分段 — 六層製程對應 Insertion 1-4 的測試落點與台廠切入