報告_福邦_CPO設備趨勢與台廠_202610

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CPO相關設備趨勢與台廠投資機會

福邦投顧研究部 2026/10

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◼ 需求強勁

CPO 自2027 年進入放量期，光引擎需求2026-2028 年由62 萬顆增至3,500 萬顆：AI 瓶頸由算力轉向傳輸， Pluggable 於3.2T 世代碰到功耗與密度上限，Scale-out 交換機率先轉向CPO，2028 年起由Rubin Ultra NVL576 跨櫃Scale-up 接棒。OE 占CPO 交換機BOM 約四成，為價值鏈核心。

◼ 關鍵瓶頸

瓶頸測試與耦合為量產瓶頸，2028 年測試設備TAM 約418 億元、逾七成在Ins3/Ins4：每顆OE 須以次微米精 度主動對光，且模組良率隨OE 數量倍數下滑，每一關都必須篩出良品，使OE 成本近六成落在後段。Ins2 若 跳過，2027/2028 年整體TAM 縮減12%/16%，但Ins3 測試機與貼合機需求反增。

◼ 台廠機會

台廠以致茂、鴻勁最確定，萬潤受惠貼合，其餘仍屬驗證期選擇權：致茂的Ins3 OE 測試機已取得2027 年量產 訂單，加上Ins4 光學測試，預估2027 年CPO 營收65-75 億元；鴻勁以光電同測Handler 切入Ins4，預估55-60 億元；萬潤是FAU/receptacle 耦合貼合的主要供應商，若採receptacle 兩段貼合，貼合機需求最高可倍增。漢測 、旺矽、光焱仍在驗證階段，能否放量取決於Ins2 的去留與台積電HVM 驗證結果。

◼ 看好個股

致茂 (2360)、鴻勁 (7769)、萬潤 (6187)

• 一 AI 傳輸瓶頸推動CPO 導入，2027 年進入放量期4
• 二 台積電主導CPO 封裝，測試與耦合成量產瓶頸10
• 三 測試與貼合設備TAM 擴張，台廠受惠Ins3、4 21
• 四 看好個股 27

AI 傳輸瓶頸推動CPO 導入，2027 年進入放量期

CSP資本支出今明年延續高成長，支出重心可能逐步轉向網通設備

2026-27年CSP資本支出續強，主權AI投資有望接棒支撐2028年成長：五大CSP資本支出於2026年年增約98%， 2027年仍有望成長47%，惟隨基期墊高，2028年年增率預估放緩至11%。但觀察到近期中東、歐洲等地主權AI計 畫與Neo cloud陸續宣布更多的投資及合作，中國亦積極布局AI資料中心，有望拓展CSP以外的需求來源，延續 整體AI基礎建設投資動能。

記憶體成本攀升，AI資本支出有望逐步向網通設備傾斜：2025年資料中心成本中，IT設備約占整體支出84%， 其中伺服器約占IT設備8成，網通與存儲設備則占其餘部分。隨記憶體價格上漲、BOM成本攀升，NVIDIA已開 始調整Rubin Ultra的HBM規格，以優化整體成本。且若單顆GPU記憶體容量受限，MoE模型參數分配、Prefill / Decode分離及KV Cache跨節點搬移等需求，可能推升GPU間的資料傳輸量，推升高速網路的重要性。

圖1、2026-2028F五大CSP CAPEX持續上行

圖2、2025年資料中心成本結構

A I 算力成長超越資料傳輸能力，高速互聯成為系統效能關鍵

AI晶片算力成長快於記憶體頻寬與互聯傳輸，系統瓶頸由「算不夠快」轉向「資料送不夠快」： 隨前沿模型參 數規模超越單顆GPU記憶體容量，須透過張量平行等方式拆分至多顆GPU協同運算，增加跨GPU資料交換需求。 根據學界統計，過去20年硬體峰值算力約每2年成長3倍，DRAM頻寬與互聯頻寬卻僅成長1.6倍及1.4倍，差距持 續擴大，使GPU等待資料的時間增加，形成「I/O Wall」。

推論需求由MoE延伸至超長上下文，任務碎片化與資料搬移推升互聯頻寬需求：MoE專家數量增至300個以上， 加上推論任務更加碎片化，需透過GPU間all-to-all通訊，進而推升Scale-up頻寬需求。進入長上下文階段後，影音 生成與軟體開發等應用的上下文長度突破100萬個token，帶動KV cache大幅增長；在GPU記憶體容量有限及Prefill / Decode分離部署下，資料須跨GPU與節點搬移，將推升Scale-out頻寬需求。隨模型複雜度與資料傳輸需求持續 提升，高速互聯成為避免GPU閒置、支撐AI效能成長的關鍵，也為網通設備投資提供長期動能。

圖3、I/O牆逐步成為算力瓶頸

圖4、推論複雜度由Dense演進至MoE與超長上下文

Scale-out Switch逐漸轉向CPO，NVIDIA、Broadcom產品2027年放量

功耗與密度雙重瓶頸，推動Scale-out交換機由Pluggable轉向CPO： 在功耗方面，Pluggable鏈路需經PCB走線 與DSP進行訊號傳輸及補償，隨頻寬提升，Insertion Loss增加，訊號處理功耗也隨之攀升；CPO將OE直接整 合於Switch ASIC周圍，使訊號離開晶片後即可轉為光，減少訊號處理環節。在密度方面，GPU數量增加帶動 Port需求成長，但Pluggable受限於前面板插槽空間；CPO則將OE配置於ASIC周圍，突破前面板的密度限制。

目前CPO應用以NVIDIA為主、Broadcom其次，Spectrum-X推出有望帶動2027年擴大部署：CPO目前主要應 用於Scale-out交換機。NVIDIA轉向開放式乙太網架構後，客戶接受度提升，已知客戶包括CoreWeave、 Lambda等Neo cloud及Oracle；隨Spectrum-X於2H26推出，預期2027年將擴大部署。相較之下，Broadcom的 CPO交換機目前以Meta為主要客戶，多數雲端業者仍多採用純電版本，CPO尚未大規模導入。

圖5、CPO與DSP可插拔光模組訊號路徑差異

表1、Nvidia、Broadcom CPO交換機新產品

Rubin Ultra將導入光互聯Scale-up，Feynman可望全面轉向CPO

Scale-up轉光最快有望於Rubin Ultra NVL576落地：MoE模型架構的all-to-all通訊推動Scale-up網域由72顆GPU 擴大至576顆，需串聯8個機櫃形成單一NVLink網域。目前機櫃內仍以銅背板互連為主，跨機櫃則導入光互聯 ，NPO（Socket）與CPO方案均在開發中。Rubin Ultra採用9+9+9的Oberon機櫃設計，中間9個Switch Tray各配 置4顆NVLink Switch ASIC，每顆ASIC搭配4顆3.2T OE，推算每櫃配置144顆OE、每組NVL576共1,152顆。

Feynman NVL1152機櫃間將全面導入CPO：下一代Feynman NVL1152將由8個Kyber機櫃組成，機櫃間同樣採 用CPO；NVIDIA Roadmap亦已明確規劃Feynman將採用NVLink 8，並於機櫃間互聯全面導入CPO，機櫃內則 可能由銅互聯轉為CPO。

表2、NvidiaRack levelroadmap

隨CPO / NPO Switch 逐步放量，OE需求有望於2026-2028年快速攀升

台廠Scale-out為2026-2028年CPO主要應用，2027年OE需求有望年增逾18倍：以三層Fat-Tree架構及Spectrum 6800/6810為基礎推估，假設NVIDIA於2026/2027/2028年的CPO滲透率分別為10%/30%/50%，Scale-out CPO交換 機出貨量約為4.8/91.8/154.7k台，對應OE需求約616/11,748/19,800k顆，2027/2028年年增率分別約1,807%/69%。 預估2026-2027年CPO OE需求將主要來自Scale-out應用。

Scale-up初期以NPO導入，帶動2028年OE總需求上看3,500萬顆：以Rubin Ultra NVL576每櫃配置144顆OE估算 ，並考量良率及維修性需求，假設Scale-up初期採用NPO方案。若2027/2028年Rubin Ultra採用NVL576的比例分 別為30%/50%，對應Scale-up NPO OE需求約720/15,200k顆。綜合Scale-out CPO與Scale-up NPO需求， 2026/2027/2028年OE總需求約為616/12,468/35,000k顆，2027/2028年年增率分別約1,924%/181%；其中CPO占比 將由100%降至94.2%及56.6%，顯示隨Scale-up自2028年起放量，NPO OE需求占比將明顯提升。

圖6、預估2026-2028年Scale-out、up Switch晶片數量

圖7、預估2026-2028年Scale-out、up光引擎數量

台積電主導CPO 封裝，測試與耦合成量產瓶頸

Scale-out先行CPO，Scale-up因良率可能先採NPO過渡

Scale-out CPO現階段採OE on Substrate封裝：依台積電光互連技術路徑，目前Scale-out CPO交換機主要採OE on Substrate架構，將OE與Switch ASIC共同封裝，尚未進展至將OE整合於Interposer的OOI階段。待封裝良率改 善後，OE有望進一步移至Interposer，相較現行CPO仍有約2.5倍的能效提升空間，為長期發展方向。

Scale-up初期可能先以Socket式NPO為主，以效能換取良率與維修性：NVL576跨櫃互聯提供CPO與NPO兩種方 案，CPO將OE直接封裝並外接雷射光源，NPO則透過Connector以Socket形式安裝OE，可單獨更換。CPO單一封 裝整合數十顆OE，任一顆失效即可能整顆報廢，良率隨OE數量增加而下降；NPO雖因多經Substrate走線與連接 器而效能略遜，但可避開此風險。

台積電COUPE拿下NVIDIA與Broadcom，CPO平台領先同業

台積電以SoIC-X混合鍵合拿下NVIDIA與Broadcom兩大CPO客戶：SoIC-X將EIC直接鍵合於PIC上方，大幅降低 寄生效應，使NVIDIA得以實現200G/λ MRM，平台亦同時支援Broadcom的MZM路線。加上GC耦合支援晶圓級測 試與量產、完整PDK元件庫，以及由CPO延伸至OOI的路線圖，形成其他平台短期難以複製的整體方案，為目前 最佳的CPO量產平台。

新材料世代仍為其他平台留下切入機會：Broadcom陣營同步採用GF與Tower分散供應風險；若400G/λ世代須轉向 TFLN或InP等新材料，平台優勢可能重新洗牌。

台積電COUPE兼具GC與EC耦合，兼顧量產測試與低損耗

GC垂直耦合可做晶圓級測試，為COUPE率先量產的方案：COUPE-GC在PIC上製作光柵耦合器，光訊號垂直進 出，經Si Carrier上的Si lens聚焦並擴大對位公差，下方金屬反射層（MR）再回收散失的光以降低損耗。由於光從 晶圓表面進出，切割前即可逐顆量測，可直接銜接Insertion 1晶圓級測試。

EC邊緣耦合損耗更低，但須切割後才能對光：COUPE-EC由晶片側邊Facet進光，以SiN Tip轉換光模態進入波導 ，損耗較低且對波長、偏振較不敏感，利於往更高頻寬與DWDM發展；惟須切割後才能耦光，Facet品質與對位 精度要求更高，測試須延後至Insertion 3。

光引擎佔CPO交換機價值40-50%，為最高價值零組件

OE為CPO交換機中價值最高的零組件，約占BOM成本4成：根據GS預估CPO交換機成本拆解來看，以NVIDIA Quantum-X 交換機為例，總BOM成本約7.58萬美元，其中72顆光引擎合計約3.24萬美元，占BOM約43%，為4顆 Switch ASIC（占16%）的2.7倍；顯示CPO交換機的價值核心已由交換晶片轉向光學系統。OE由PIC與EIC經 SoIC混合鍵合而成，負責電光轉換、調變與驅動，取代傳統可插拔光模組的核心功能；製程上須歷經PIC與EIC 晶圓製造、混合鍵合、切割與receptacle耦光貼合，期間並穿插多道晶圓級與晶粒級光電測試，製程複雜度與附 加價值皆集中於OE。

圖11、CPO交換機價值鏈：OE 佔整機價值40-50%

佔登體交换機40-50%

OE成本近6成在封測，測試佔SiPh元件成本75%

OE成本近6成來自封裝與測試，晶圓製造僅約4成：以單顆OE約100美元拆解，PIC、EIC晶圓與SoIC堆疊 分別約占11%、17%、14%，合計約42%，其餘59%來自封裝與測試；若PIC或耦光良率偏低，報廢晶片將 推升晶圓端占比。

SiPh測試成本占比約75%，遠高於InP元件的29%：每顆die須先完成光纖對位才能量測，加上PDK未成熟 、多在切單後逐顆測試；若在晶圓階段完成KGD測試，占比可由封裝後的90%降至約60%，具晶圓級光測 與高精度對位能力的設備廠最受惠。

圖12、OE成本結構、與SiPh元件製造成本拆解

CPO封裝過程需經4道主要測試，以決定CPO量產良率

CPO需額外加入光學測試，測試複雜度大幅提高：光電混合元件除電性外，還須驗證光訊號，凡涉及PIC的 測試都須先將光精準耦合進晶片，且OE封裝後難以重工，因此須在晶圓、Hybrid bonding、OE切割及模組組 裝完成等節點確保每顆OE皆為良品，由於光耦合對位耗時，量產瓶頸正由「對得準」轉向「測得快」。

CPO良率會隨OE數量呈倍數下滑：一顆Switch ASIC周圍需搭載30顆以上的OE，假設單顆OE良率為95%， 以32顆計算，整顆CPO模組良率僅約19%；若單顆OE良率提升至99%，模組良率才能回升至約72%。任一顆 OE失效都可能導致整組模組報廢，因此必須在每道製程前先篩除不良品。

圖13、CPO光引擎4道測試流程與設備供應商

Insertion 1：量產測試確定導入，測試時間有望大幅縮減

PIC耦光對位為測試瓶頸，漏光預篩可望成為提速關鍵：Ins1於晶圓階段對EIC與PIC進行CP測試，EIC沿用一 般電性Probing，PIC則需在Prober加裝光學對位模組，量測光路損耗與MRM、PD等元件特性。由於每顆die都 須以次微米精度重新對準光纖，測試耗時成為量產瓶頸。業界正導入漏光定位設備作為預篩，先剔除漏光或有 潛在缺陷的die，免跑完整量測，以縮短整片晶圓的總測試時間；其中光焱NightJar單格掃描不到1秒，量產版 NightJar-H正於台積電進行HVM驗證。

台廠方面：光焱可望受惠於預篩設備導入，致茂則以PIC整機方案送驗中，若通過驗證可望切入Insertion 1。

圖14、PIC檢測機台示意圖

圖15、PIC/EIC晶圓測試重點整理

Insertion 2：技術尚未成熟仍待定，去留成觀察重點

Ins2為CPO測試最難一站，雙面架構拖慢產出：Ins2於EIC以SoIC混合鍵合至PIC晶圓後、切割前進行測試，以上 電下光方式量測光迴路、電光轉換之間的各種參數。由於測試價值隨階段往後遞增，提前剔除不良die可提升後 續封裝良率，並劃分晶圓廠與OSAT之間的良率責任。此站需一面電性接觸、一面光耦合並同步精準對位，並兼 顧EIC發熱對Micro-Ring的影響，雙面架構難以多site平行測試，現行方案多為單site，單片晶圓測試約需6小時以 上，因耗時過長部分業者傾向暫時跳過，2027年放量看法分歧。

台廠方面：Advantest + 旺矽持續出二代機驗證中，漢測主要幫ficonTEC代工，光焱則提供快篩替代方案。

圖16、EIC/PIC D2W晶粒示意圖

圖17、EIC+PIC鍵合後晶圓測試重點整理

Insertion 3：Die Level全檢不可省，Shift to middle成CPO測試長期主

Insertion 3為Die Level全檢，單顆取放拉長測試時間：Insertion 3於OE切割並貼合receptacle後進行測試，量測 光路品質（IL、PDL）與loopback誤碼率（BER），目的是避免切割、貼合過程產生的不良OE流入後續載板黏 合製程。相較Insertion 2的Wafer Level測試，Insertion 3須單顆取放、溫控與對接並全數檢測，未來可能每顆OE 的測試時間約為Insertion 2per die的2-3倍。量產前全檢為必要條件，部分流程已導入大功率與老化測試，測試 時間仍有上升空間，但未來可能往多site平行測試發展以提升產出。

台廠方面：漢測（ficonTEC驗證中）、致茂(Tester出量產機)，萬潤則為FAU / receptacle耦合貼合主要供應商。

圖18、CPO光電訊號路徑示意圖

圖19、切割後OE（KGOE）測試重點整理

Insertion 4：Switch ASIC+OE成品測試，SLT為最後一塊拼圖

Insertion 4為完整CPO模組測試，SLT方案仍待成熟：Insertion 4於32顆OE貼合至載板、與ASIC共同封裝後進行 ，驗證完整CPO模組的功能與連通性，涵蓋Ins4e電性最終測試、Ins4o光學連通性（插入損耗）、Ins4eo光電同測 （加測回送誤碼率），以及在接近實際運作狀態下跑真實流量的SLT。預計未來將加入光電同測、SLT，目前 Ins4eo連測試參數都尚未完全確定。測試難點在於CPO元件尺寸大、功耗高，FAU設計不統一，散熱頭與光學對 接存在空間衝突，且ASIC與OE需雙區溫控；SLT更需供應大量外部雷射光源，測試複雜度仍高。

台廠方面：FT純電、Ins4eo以Advantest/Teradyne搭配鴻勁分選機為主，Ins4o致茂(tester)。

圖20、CPO模組FT測試架構示意圖

圖21、ASIC+OE共封裝後測試重點整理

測試與貼合設備TAM 擴張，台廠受惠Ins3、4

2028年測試設備TAM達400億元以上，Ins3、4占逾7成

TAM往後段集中，Ins3與Ins4為主要成長動能：隨OE需求在2028年持續放大，測試設備TAM明顯成長，其中 Insertion 3與Insertion 4的成長幅度皆高於整體，2028年合計占逾7成。Insertion 3須逐顆取放並全數檢測，是確保 Known Good OE的最後關卡；Insertion 4則須驗證整顆CPO封裝的光電功能，並逐步導入SLT，單顆測試價值最高 。若業界跳過Insertion 2，原本在晶圓階段的測試需求也將移往Insertion 3，進一步推升後段測試需求。

台廠以致茂、鴻勁為主要受惠者：致茂同時切入Insertion 3的OE測試與Insertion 4的光學測試及SLT；鴻勁以光電 同測Handler切入Insertion 4；穎崴、旺矽則分別提供測試座與晶粒探針台。

圖22、Insertion 1-4測試設備新增TAM

圖23、Insertion 1-4主要國際與台灣供應商

Ins2 不做可以節省成本，且隨 SoIC 製程良率提升測試時間減少

SoIC 良率越高，不做Ins2 每顆良品OE 所需測試時間越少：不做Ins 2 可省下每顆die 在Ins 2 的45 秒，代價是 SoIC 不良品會額外占用Ins 3 的測試時間，因此節省幅度取決於SoIC 良率。良率約60% 時兩者打平；良率越高 、不良品越少，每產出一顆良品 OE 所需的測試時間由良率 60% 時的 187.5 秒降至 80%/90% 時的 140.6/125.0 秒 ，相較有做 Ins 2 分別節省約 28/38 秒（-17%/-23%）。

整體測試設備TAM縮減，但Ins3 機台需求增加：若省略Ins2，SoIC後的良品與不良品OE都將直接進入Ins3受 測，受測量放大為1÷SoIC良率倍，Ins3因受測OE增加，所需機台數也將大幅提升。但因省下整段Ins2 機台， 整體而言2027/2028 年測試設備新增TAM 仍將分別減少約12%/16%，可為客戶省下更多設備投資成本。

圖24、每產出一顆良品OE所需測試時間比較

圖25、有無Insertion 2之測試設備新增TAM

單位：億元台幣

致茂、鴻勁2027年CPO測試產值逾50億元，居台廠之首

致茂、鴻勁卡位Insertion 3／4，2027年CPO測試營收領先：致茂布局橫跨Ins 1、3、4，其中Ins3的OE光電測試 機已通過驗證並取得2027年量產訂單，Ins4o的光學連通性測試機亦已通過驗證，兩者合計預估2027年營收65-75億元；鴻勁以CPO純電測Handler與光電同測Handler切入Ins 4，光電同測量產型驗證機已於2026年10月出貨。 漢測、旺矽、光焱多仍在驗證階段：漢測為ficonTEC在地量產夥伴，Ins2暫時仍面臨不採用，Ins3於ficonTEC驗 證中 ；旺矽與Advantest合作的雙面晶圓級探針台仍在量產驗證，晶粒對晶粒探針台則已出貨；光焱NightJar-H 正於台積電進行HVM驗證，若Triton放量，光焱模組可望隨之出貨。

表1、各類元件應用材料表 表3、台廠CPO測試設備布局與2027年產值預估

省略Ins2推升貼合機需求，2027年貼合機TAM增加約24%

FAU為光纖與PIC之間的耦合介面，現行有兩種貼合設計：FAU貼合於光引擎側邊，負責將光纖與PIC耦合 。現行設計分為兩種：先貼receptacle再安裝FAU，以及直接將FAU貼合於OE上；前者可能需要兩道貼合製 程，後者僅需一次。

省略Ins2後不良品也須貼合，2027年貼合機需求增加約24%：以直接貼合FAU估算，有做Insertion 2時，僅 SoIC後的良品OE需要貼合；若省略Insertion 2，未經篩選的不良品也會一併進入貼合製程，使2027年貼合機 TAM增加約24%。隨SoIC良率提升、不良品減少，兩者差距逐步收斂，2028年已大致相當。這也代表在量 產初期良率仍低時，省略Insertion 2的成本不只是測試，也會反映在貼合機台與貼合材料的額外消耗上。

圖26、FAU貼合位置示意圖

圖27、直接貼合FAU（有/無Ins2）貼合機TAM

FAU｜有做Ins2 FAU｜不做Ins2

Receptacle設計若需兩段貼合，2028年貼合機TAM有望達100億以上

Receptacle 設計有望使貼合機TAM 最高倍增：以每次貼合約3 分鐘估算，直接貼合FAU 於2027/2028 年新 增貼合機TAM 約43/51 億元；receptacle 設計須經receptacle 貼合與FAU 安裝兩段製程，若兩段皆需同等時間 的主動對位，TAM 最高可增至85/101 億元。

台廠萬潤為主要受惠者，高明鐵、惠特送樣中：萬潤為目前最主要的FAU 耦合貼合設備供應商，已出機至矽 品；若最終採receptacle 兩段貼合設計，貼合機需求最高可倍增，萬潤作為現行主要供應商受惠幅度最大。其 他台廠方面，高明鐵、惠特目前均在送樣階段，國際競爭者則包括MRSI 及港建代理的ADST。

圖28、receptacle（上）與直接貼合FAU（下）流程

圖29、各情境2026-2028年新增貼合機台市場規模

相關個股

相關個股

謝謝指教 Q&A

校正紀錄

• 2026-10-25：「兩者合計預估2027年營收6575億元」OCR 誤植，依摘要頁「預估2027年CPO營收65-75億元」與表3「致茂 Insertion 3 50-55億＋Insertion 4 15-20億＝65-75億」校正為「65-75億元」。

圖片清單（已驗證 2026-10-25）

真資料圖

• 報告_福邦_CPO設備趨勢與台廠_202610_001.png（圖1）：五大 CSP（MSFT／GOOG／AMZN／META／ORCL）資本支出 2024-2028F 堆疊柱狀圖＋YoY 成長率折線（2026F 約 +98%、2027F 約 +47%、2028F 約 +11%），單位十億美元。
• 報告_福邦_CPO設備趨勢與台廠_202610_002.png（圖2）：2025 年資料中心成本結構雙圓餅圖，IT 設備占整體 84%；IT 設備再拆解為伺服器／網路設備／存儲裝置（右圖 37.5 億美元）。
• 報告_福邦_CPO設備趨勢與台廠_202610_003.png（圖3）：I/O 牆散點圖，Compute(Logic) 約每 2 年 3 倍、Memory 約 1.6 倍、Interconnect(I/O) 約 1.4 倍，1997-2027 歷代晶片／記憶體／互連規格標註。
• 報告_福邦_CPO設備趨勢與台廠_202610_004.png（圖4）：推論複雜度由 Dense Transformers（2018）→Dense LLMs（2023）→Mixture of Experts（2024，300+ experts）→Massive Context（2025，1M+ token）演進示意圖。
• 報告_福邦_CPO設備趨勢與台廠_202610_005.png（圖5）：CPO 與 DSP 可插拔光模組訊號路徑差異示意圖，上圖 CPO（ASIC-Optics 直接整合）、下圖 DSP Pluggable（ASIC-Cage-DSP-OSA-Optical Channel，多一道訊號處理）。
• 報告_福邦_CPO設備趨勢與台廠_202610_006.png（圖6）：預估 2026-2028 年 Scale-out／up Switch 晶片數量柱狀圖（千台），2026 約 5、2027 約 92、2028 約 155。
• 報告_福邦_CPO設備趨勢與台廠_202610_007.png（圖7）：預估 2026-2028 年 Scale-out／up 光引擎（OE）數量堆疊柱狀圖（千顆），分 Scale-out OE（CPO，深色）與 Scale-up in-rack OE（NPO，淺色），2028 年合計約 35,000。
• 報告_福邦_CPO設備趨勢與台廠_202610_008.png（圖8）：從光模組到 CPO 的封裝工藝路線圖，Cu Wire→Pluggable Optics→CPO→OOI 四階段，標示能效提升倍數（1x/2x/4x/10x）與延遲，並標示過渡階段可能以 NPO（Socketed Connector）做 Scale-up。
• 報告_福邦_CPO設備趨勢與台廠_202610_009.png（圖9）：各家矽光子／封裝平台整理表，TSMC／Samsung／Intel（CPO 陣營）與 Global Foundries／Tower／UMC（SiPh PIC 陣營）2025-2029 技術時程（COUPE 0.5T/mm→1T/mm→2T/mm 等節點）。
• 報告_福邦_CPO設備趨勢與台廠_202610_010.png（圖10）：台積電 COUPE-GC 與 COUPE-EC 耦合架構對比圖，COUPE-GC 為垂直光柵耦合（Si lens／MR 金屬反射層）、COUPE-EC 為邊緣耦合（SiN Tip／EC Facet），另附 SoIC-bond 與 TDV 共通結構 SEM 照片。
• 報告_福邦_CPO設備趨勢與台廠_202610_011.png（圖11）：CPO 交換機價值鏈流程圖，PIC Wafer／EIC Wafer→OE Wafer→OE Die（紅框標示）→CPO ASIC→CPO System，對應 OE 占整機價值 40-50% 之敘述。
• 報告_福邦_CPO設備趨勢與台廠_202610_012.png（圖12）：OE 成本結構拆解圓餅圖，PIC 11%／EIC 17%／SoIC 14%／Package+Testing 59%；右圖再拆解 Package+Testing 為 Package 10%／Testing 75%／Others 15%。
• 報告_福邦_CPO設備趨勢與台廠_202610_013.png（圖16 之一）：EIC/PIC D2W 晶粒示意圖，EIC Face down／PIC Face up 疊合結構簡圖。
• 報告_福邦_CPO設備趨勢與台廠_202610_014.png（圖14 之一）：PIC 電性探測機台示意圖，Plunger／Probe Head／雙探測頭與載台結構。
• 報告_福邦_CPO設備趨勢與台廠_202610_015.png（圖14 之二）：晶圓測試機台探針示意圖，EIC/PIC 疊層晶片以多探針垂直下壓接觸晶圓。
• 報告_福邦_CPO設備趨勢與台廠_202610_016.png（圖14 之三）：PIC 檢測機台實機照片，光學對位探測設備外觀。
• 報告_福邦_CPO設備趨勢與台廠_202610_017.png（圖15 配圖）：晶圓上電下光測試流程示意圖，標示電性探針／光學探針打光、EIC 3D 異質整合結構、晶圓→晶圓測試→標記良品→切割成晶粒四步驟。
• 報告_福邦_CPO設備趨勢與台廠_202610_018.png（圖18）：FAU＋Grating Coupler 耦光測試結構示意圖，EIC/PIC 疊層＋FAU，標示電訊號路徑（①Load Board→Spring Probes②PIC C4 Bumps→TSV③SoIC-X Hybrid Bonding④EIC Circuits）與光訊號路徑（A Fiber→Grating Coupler、B 進PIC波導、C EIC調變、D 經Grating Coupler輸出）。
• 報告_福邦_CPO設備趨勢與台廠_202610_020.png（圖20）：CPO 模組 FT 測試架構示意圖，Plunger／Probe Head／Package／Heating XY θ／Socket／Tester Head 堆疊結構，含 CCD A/B 對位視窗。
• 報告_福邦_CPO設備趨勢與台廠_202610_021.png（圖22）：Insertion 1-4 測試設備新增 TAM 堆疊柱狀圖（億元台幣），2026E 約 18、2027E 約 385、2028E 約 418，Insertion 3／4 占比最大。
• 報告_福邦_CPO設備趨勢與台廠_202610_022.png（圖25）：有無 Insertion 2 之測試設備新增 TAM 柱狀圖比較，2026E/2027E/2028E 不做 Ins2 TAM 均低於 4 階段全做 TAM。
• 報告_福邦_CPO設備趨勢與台廠_202610_023.png（圖26 配圖）：CoWoS／TSMC-SoIC／TSMC-COUPE 結構示意圖，標示 High Performance Memory／Chip 1-3／EIC／PIC／Light／FAU 於同一基板上的整合位置。
• 報告_福邦_CPO設備趨勢與台廠_202610_024.png（圖27）：直接貼合 FAU（有／無 Insertion 2）貼合機 TAM 柱狀圖，2026E/2027E/2028E 比較，2027E 不做 Ins2 約 43 億、做 Ins2 約 53 億。
• 報告_福邦_CPO設備趨勢與台廠_202610_025.png（圖28 之一）：receptacle 兩段貼合流程圖，OE 切割+REC 貼合（矽品）→Insertion 3 測試（矽品）→OE on Substrate（台積電）→FAU 安裝（矽品）→FT/Insertion 4（矽品）→SLT（系統級測試，地點未指定）。
• 報告_福邦_CPO設備趨勢與台廠_202610_026.png（圖28 之二）：直接貼合 FAU 流程圖，OE 切割→FAU 貼合→Insertion 3 測試→OE on Substrate（矽品）→Insertion 4 測試（矽品），較 receptacle 流程少一道貼合站。
• 報告_福邦_CPO設備趨勢與台廠_202610_027.png（圖29）：各情境 2026-2028 年新增貼合機台市場規模柱狀圖（億元台幣），FAU（有／無 Ins2）vs FAU+receptacle（有／無 Ins2）四情境比較，2028E receptacle 情境上看約 101 億。

文字卡

• 報告_福邦_CPO設備趨勢與台廠_202610_019.png（圖19）：Insertion 3「切割後 OE（KGOE）測試重點整理」文字卡，欄位測試內容／核心目的／核心技術／主要瓶頸／關鍵供應鏈／市場現況／台廠受惠；內容與正文表格（Insertion 3 段落）重複，無額外資訊。