CPO supplychain論壇

智璞產業趨勢研究所：矽光子（SiPh）與 CPO 發展趨勢及供應鏈現況演講 Memo

• 主講人：智璞產業趨勢研究所 執行副總 林偉智（Wayne）
• 演講主題：矽光子與 CPO 發展趨勢解析及相關供應鏈發展現況

一、 市場現況與時程預期（Hype vs. Reality）

• 展會焦點與論壇熱潮：SEMICON Taiwan 2026 矽光子論壇備受關注，台積電於論壇中指出，2026–2027 年矽光子市場滲透率將突破五成。
• 「元年」的精確定調：黃仁勳提出「2026 是 CPO 原年」，演講者強調應定義為「商轉與驗證起點」，並非大規模量產放量的爆發元年。
• 大規模放量落點：高盛等調研機構最新預估，2026 年 CPO 光模組出貨約數十萬顆（70 幾萬顆左右），整體滲透率約 1%–9%；真正跳躍式翻倍放量落在 2028 年。
• 輝達（NVIDIA）戰略投資佈局：NVIDIA 於 2026 年 3 月初向雷射龍頭（Lumentum、Coherent）、DSP/ASIC（Marvell）以及矽光整合技術廠商投資約 0.5–0.6 億美元（0.5–0.6 Billion），目的在於穩固光通訊供應鏈護城河，屬於戰略性投資。

二、 算力與資料傳輸需求驅動因素

• 節點數量呈指數級增長：運算節點數量翻倍時，其連接複雜度與光通訊頻寬需求呈現指數型成長。
• GPU 叢集對傳輸失效極為敏感：根據數據顯示，單一 GPU 網路連線失效，即可拖垮整體運算叢集高達 40% 的效能。
• Agentic AI（代理人 AI）推升資料傳輸量：
• 南北向傳輸：因終端 Agentic AI 帶動上下文長度與 Token 需求暴增，南北向資料傳輸總量持續上升。
• 東西向傳輸：在 MoE（混合專家模型）架構下，單一任務需啟動 9–16 個專家（對應 9–16 顆 GPU），使得 GPU 到 GPU 之間的互聯傳輸需求急遽拉升。
• 市場整體規模（TAM）：光連接整體市場規模預計由 2025 年的 20 幾 Billion 美元，至 2030 年將成長至接近 100 Billion 美元，其中 8 成以上動能來自 Scale-out 與 Scale-up 架構。

三、 矽光子（SiPh）vs. 傳統插拔式 vs. CPO 架構演進

• 矽光子核心架構：
• 當前業界共識為「用電運算、用光傳輸」。
• 矽光子（PIC）利用成熟的半導體 SOI 晶圓製程，將光波導、調變器、光偵測器整合於矽晶片。
• 由於矽材料具備間接能隙特性無法自發光，因此必須外掛連續波雷射（CW Laser）。
• 光引擎模組（Silicon Photonic Module）則透過先進封裝將 EIC（電子積體電路）與 PIC 鍵合，再連接光纖。
• 矽光子在「傳統插拔式」提前爆發的優勢：
• 緩解雷射缺口：傳統插拔式使用的 EML 雷射缺口超過 70%，而矽光方案單顆外部 CW 雷射可支援 4 個通道共用，大幅降低供貨瓶頸。
• BOM 成本顯著降低：在 1.6T 插拔式方案中，矽光方案相較傳統 EML 方案可省下約 150–200 美元。
• 滲透率走勢：矽光在插拔式模組的滲透率預估從 2025 年約 18%，2026 年逼近 50%，2027–2028 年可望達到 60% 以上。
• CPO 架構五代演進路徑：
• Gen 1（Pluggable）：傳統插拔式光模組，訊號走 PCB 板經前置面板連接。
• Gen 2（OBO / NPO）：On-Board / Near-Package Optics，光引擎移至主板並靠近 ASIC，縮短銅走線距離。
• Gen 3（2.5D CPO）：ASIC 與光引擎（PIC/EIC）共置於同一個載板（Substrate）。
• Gen 4（3D / Advanced CPO）：透過 Hybrid Bonding 將 PIC 與先進製程 EIC 垂直整合封裝在同一載板或中介層。
• Gen 5（未來架構）：雷射與光電元件更全面單晶片化整合於同一中介層（Interposer）。

四、 CPO 的必然性與面臨的兩大物理高牆

• 傳輸瓶頸現象：過去 3 年算力增長 2–3 倍，但傳輸速率僅增長約 1.2 倍，資料傳輸跟不上運算速度已成為主要瓶頸。
• 第一道高牆：功耗牆（Power Wall）：
• 傳輸速率越高，PCB 走線損耗越大（超過 20dB 為業界不可接受），DSP 補償需求大幅提升，導致光模組功耗飆高。
• 1.6T 插拔式（SerDes 224G）功耗已達 22–28W，接近傳統 OSFP/QSFP 散熱上限（30–40W）。
• 進入 SerDes 448G（單通道 400G，模組 3.2T）時代，插拔式功耗將暴衝至 40–60W，物理散熱無法成立，使 CPO 成為 3.2T 世代的必然選項。
• 1.6T 各架構功耗對比：傳統 Full DSP 插拔式約 22–28W，LRO 約 15W，LPO 與 NPO 約 8–10W，CPO 僅約 5W。
• 第二道高牆：密度牆（Density Wall）：
• 伺服器前置面板（Front Panel）面積有限，傳統插拔模組尺寸過大，面板無法塞入更多 Port。
• CPO 將光引擎直接貼在 Switch ASIC 旁，前面板僅作為光纖出口，大幅解放面板面積並提高連接密度。

五、 落地時程與落地場景分析

• 落地時程演進：
• 2026–2027 年：以 1.6T 為主，傳統插拔式與 NPO 仍為出貨主力；2027 年開始進行 3.2T 系統驗證。
• 2028–2029 年：單通道 400G（400G per lane）時代到來，CPO 進入大規模放量期。
• 多軌技術共存：未來 5 年內，Pluggable、LPO、NPO、CPO 將依應用與成本長期共存，NPO 具備分流 CPO 產能不足的重要實用價值。
• 落地場景（Scale-out 先行，Scale-up 隨後）：
• Scale-out（機櫃間/跨叢集）：原先即採用光纖傳輸，導入 CPO 的架構轉換成本相對較低，CPO 會優先在此處進行替代。
• Scale-up（機櫃內部互聯）：
  • 目前仍以銅線（NVLink）為主。
  • 銅線有效傳輸距離急速縮減：SerDes 112G 時銅線可達 7–10 公尺，SerDes 224G 縮減至 2.5–3 公尺，SerDes 448G 時將小於 1 公尺（公分級）。
  • 隨著架構由 NVL72 邁向 NVL144 與 NVL576，Scale-up 擴展為跨多機櫃，銅線距離受限，「銅退光進」趨勢下 CPO 終將切入機櫃內部互聯。
• 演進三階段：
• Phase 0（2026）：機櫃內部以銅線為主，機櫃間大型 Cluster 試行少量 CPO。
• Phase 1：Scale-up 擴展至多機櫃，CPO 採用量翻倍。
• Phase 2（2030 年後）：Optical I/O 晶片成熟，機櫃內部全面光化。

六、 CPO 四大環節與偶合技術比較

• 四大組成環節與產值比重：
• 光引擎（Optical Engine, OE）：核心整合晶片，佔 CPO 總產值約 55%–70%。
• 外部雷射光源（External Laser Source, ELS）：佔產值約 15%–30%，因雷射需 350–400mW 以上的高發熱量且具壽命問題，外掛有利於熱管理與熱插拔維護。
• 光纖陣列單元（Fiber Array Unit, FAU）：佔產值約 5%–15%，負責光纖定位與光導入。
• 光纖整理盒（Shuffle Box）：負責巨量光纖整線，例如 NVIDIA Spectrum-X 包含 32 個 OE、需管理高達 1024 條光纖。
• 光偶合技術對比：光柵偶合（GC）vs. 邊緣偶合（EC）：
• 偶合機制：GC 採繞射原理，光以垂直或斜角進出；EC 採導光原理，光從晶片側面邊緣水平進出。
• 插入損耗（IL）：GC 先天繞射損耗較高（需加金屬反射層優化）；EC 損耗較低、光學效能較佳。
• 波長適應性：GC 對特定波長高度敏感，需精確相位匹配；EC 具備寬頻特性，對波長適應度高。
• 模場尺寸與容差：GC 光斑較大（約 10 μm 級），工程對位容差（Tolerance）較寬；EC 光斑極小（約 2–3 μm），對位偏移 0.5 μm 就會造成約 1dB 損耗，精度要求極高。
• 排列陣列結構：GC 可在晶片表面實現 2D 陣列排布，偶合通道數量彈性大；EC 侷限於 1D 晶片邊緣，單模通常 40–64 通道即達上限。
• 現階段地位：GC 為目前產業界量產主流（如 NVIDIA Spectrum-X 採垂直偶合）；EC 偏向實驗室與長遠極致性能方案。
• 台積電 COUPE 平台策略：同時支援 GC 與 EC，現階段以 GC 為主，目標是建立利潤率最高、容差最寬、最易標準化量產的架構。

七、 兩大關鍵技術瓶頸：「難做（良率）」與「難測（測試）」

• 難做：對位良率陷阱（Coupling Alignment）：
• 物理尺寸落差懸殊：矽波導模場僅次微米級，光纖纖芯達 8–9 μm，且兩者折射率差異極大（3.5 vs. 1.45），對位極度敏感。
• 複合良率殺手效應：若單一 CPO 模組包含 16 顆光引擎，即使單顆對位良率高達 95%，經過 16 次方複合疊加後，整體模組良率僅約 44%，等於生產兩顆就報廢一顆；在 CPO 製程中，99% 良率僅為及格門檻。
• 改善解法：利用微透鏡（Microlens）擴大光束以放寬對位容差；採用康寧玻璃橋接（Corning Glass Bridge）直接在晶圓端解決對位；短期仰賴主動對位（AA）確保良率，長期需邁向被動對位（PA）以降低成本。
• 難測：測試瓶頸卡在 Inception 2：
• 測試四階段流程：Inception 1 為 PIC+EIC 單晶粒電測；Inception 2 為晶圓級光電雙面測試；Inception 3 為光引擎整合測試；Inception 4 為 CPO 模組與系統測試。
• 產業最大瓶頸：Inception 2 測試時間極長且設備跟不上，部分廠商被迫跳過直接進行 Inception 3 封裝；若封裝後才測出壞顆，將導致昂貴封裝材料全數報廢，愛德萬（Advantest）等設備商正加速開發解法。

八、 供應鏈陣營與受惠環節

• 兩大主流架構陣營：
• 博通（Broadcom）：以 Tomahawk 5（51.2T）與 Tomahawk 6（102.4T）為代表，採 200G/lane，外掛 CW 雷射，整合自有 EIC/PIC。
• 輝達（NVIDIA）：以 Quantum-X（InfiniBand）與 Spectrum-X（Ethernet）為代表，採用台積電 COUPE 平台垂直偶合技術，配置 32 個 OE、1024 條光纖，預計年底陸續放量驗證。
• 確定受惠材料與技術：無論哪家系統路線勝出，矽光子（SiPh）與磷化銦（InP）雷射材料皆為剛需受惠者。
• 供應鏈核心角色盤點：
• 晶圓代工與先進封裝：台積電（COUPE 平台、CoWoS 製程）、聯電（佈局薄膜鈮酸鋰 TFLN）、日月光投控（先進封裝與模組測試）。
• 外部雷射光源（ELS）：Lumentum、Coherent、AOI。
• 光學元件與連接器：康寧（Glass Bridge）、鴻騰精密（FIT）、上詮、聯鈞、波若威等。

九、 核心結論與地緣政治觀察

• 時程定判定調：2026 年是商業驗證起點，2028 年才是大規模放量元年，400G per lane 時代 CPO 成為無可取代的剛需。
• 技術長期共存：可插拔式、LPO、NPO 與 CPO 預計在未來 5 年內長期並存，NPO 具備分流產能的實質價值。
• 競爭關鍵在製造：決定廠商勝負與毛利率的關鍵不在於傳輸理論，而在於「對位偶合良率」與「晶圓級測試速度」。
• 地緣政治風險升溫：光通訊供應鏈的「Non-China（去中化）」要求持續提高，美系大廠（如 Coherent 等）被要求回美設廠，跨國供應鏈轉移已是不可逆趨勢。