定義
Chiplet（小晶片）是把原本放在單顆大晶片上的功能拆成多顆晶粒（Die），再透過先進封裝整合在同一個封裝體內的設計方式。晶粒可來自不同晶圓、不同製程節點（例如先進製程運算核心搭配成熟製程 I/O 晶粒），並依產品需求彈性整合運算、儲存（HBM）、供電（IVR／PMIC）與資料傳輸介面，採橫向（2.5D）或垂直（3D）配置（AI 晶片封裝講座，kevin 筆記 2026-10-14）。
驅動力有兩個：單一晶片面積已逼近光罩極限（Reticle Limit），傳統單晶片面臨良率斷崖與極端成本；同時 AI 運算從兆級參數訓練擴展到推論時運算、代理型 AI、專家混合模型，對運算核心算力、記憶體容量與頻寬、晶片間（Die-to-Die）與系統間（Scale-up／Scale-out）傳輸需求同步攀升，先進封裝成為運算、記憶體、供電與資料傳輸匯流的核心平台。
圖解
圖說：互連密度演進階梯（依講座筆記整理）——①打線：晶粒正面朝上，以弧形焊線接到載板焊墊（間距 >200µm）；②覆晶：晶粒正面朝下，以錫球凸塊直接焊上載板並灌底部填充膠（~100µm）；③2.5D：GPU 與 HBM 並排貼在矽中介層上，經微凸塊與 TSV 走到載板（40~10µm）；④3D：上層晶粒以 Cu-Cu 混合鍵合面對面疊在底層晶粒上，底層以 TSV 對外（<10µm）。接點間距逐級縮小。自繪剖面，結構依講座筆記並參考庫內 BGA 打線／覆晶剖面與 TSMC SoIC 示意。
技術原理
為何拆成 Chiplet
- 突破單顆超大晶片的光罩尺寸限制與極端良率損失，每顆晶粒面積較小、良率較高。
- 不同功能可用最適合的製程節點，降低整體成本。
- 2.5D 與 3D 互補：2.5D 聚焦橫向擴充，縮小晶粒間距、提供高密度水平中介層走線（連接運算晶粒與 HBM）；3D 聚焦垂直堆疊，大幅縮短互連距離、降低延遲與寄生效應。
指標產品
| 產品 | 年份 | 整合方式 |
|---|---|---|
| AMD Ryzen 7 | 2022 | 3D Chiplet，邏輯核心與 64MB L3 快取（3D V-Cache）垂直堆疊 |
| Graphcore Bow IPU | 2022 | 運算晶粒與供電晶粒 Wafer-on-Wafer 垂直整合，改善功耗傳輸與運行頻率 |
| NVIDIA B200 | 2024 | 突破單一光罩尺寸限制，雙 GPU Die 橫向互連，達成 10 TB/s 資料交換 |
| Apple M3 Ultra | 2025 | UltraFusion 嵌入式矽中介層，將雙 M3 Max 晶粒橫向對接 |
| AMD Instinct MI350 系列 | — | 底層 2.5D 橫向連接 HBM 與 I/O Die，上層將多顆運算核心（XCD）以 3D 垂直堆疊於 I/O Die 之上，單一封裝內整合電源管理與通訊介面 |
接點規格階梯
| 接點類型 | 尺寸 | 間距（Pitch） | I/O 密度 |
|---|---|---|---|
| C4 Bump | 直徑約 150µm | > 300µm | 約 50 |
| Fine Pitch Bump | 直徑 50~100µm | 100~200µm | 100~400 |
| Microbump | 直徑 20~30µm | 40~60µm | 1,000~2,500 |
| Cu Pillar | 直徑 10~20µm | 20~40µm | 2,500~10,000 |
| Hybrid Bonding | 直徑 < 10µm | < 20µm | > 10,000 |
接點縮到 10µm 以下時，微凸塊熱壓合會因錫球受壓外溢造成相鄰電極短路，無法再縮小間距；混合鍵合以 Cu-Cu 直接接合、介電層無縫黏合，上下層間隙為零，見 技術_混合鍵合。
STCO：由依序設計轉向協同最佳化
傳統流程依「系統需求 → 晶片設計 → 封裝設計 → 組裝／驗證」線性進行。密集 Chiplet 架構下，功能分割、晶粒位置與封裝走線高度耦合，訊號衰減、熱點過熱、電源壓降、翹曲、測試失效等問題常到後段組裝驗證才暴露，修改代價巨大。STCO（System Technology Co-Optimization，系統技術協同最佳化）把晶片、封裝與系統在設計最早期同步分析與多變數最佳化，提前收斂整合風險、排除不可行方案。
2.5D／3.5D 的面積分界（聯發科 OCP 2026）
聯發科在 OCP 2026 簡報（報告_OCP2026_聯發科_資料中心晶片效率_20261015，2026-10，p12）以矽面積區分：2.5D <10,000 mm²、3.5D 10,000–20,000 mm²，供電用 IVR／IPD，並以 STCO 涵蓋供電、散熱、效能、封裝；目標 10x+ reticle。簡報 p5 列封裝規模 MCP、1x、2x 已量產，3x+、5x+ 設計中，9x+ 架構階段。這是公司口徑的分界，非業界標準定義。
互連標準
跨業者晶粒整合依賴開放的 D2D 標準 技術_UCIe（1.0 → 2.0 → 3.0，速率 32 → 64 GT/s）。D2D 標準尚未收斂：創意主推自有 GLink、Marvell 推 SBD、聯發科仍用 UCIe／Mlink，比較見 技術_UCIe。
關鍵參數 / 判斷指標
| 指標 | 意義 | 觀察重點 |
|---|---|---|
| 接點間距與 I/O 密度 | 決定晶粒間頻寬與功耗 | 微凸塊 → 銅柱 → 混合鍵合的導入節點 |
| 整合光罩倍數 | 單封裝可容納的矽面積 | CoWoS-L、EMIB-T、面板級封裝的尺寸擴充 |
| 測試複雜度 | 晶粒數增加使 CP1／CP2、FT、SLT 測試時間與設備要求倍增 | 探針卡、測試座規格 |
| 翹曲與晶粒偏移 | 大面積封裝的主要良率殺手 | 載板／面板材料與製程控制 |
測試端影響（講座筆記）：高階網通晶片探針卡接腳數已突破 10,000 針，AI／HPC 運算晶片探針卡超過 20,000 針（受惠台廠：6510_精測（櫃）、6223_旺矽（櫃））；晶片測試座接腳數由 1,000 針以下躍升至 5,000~10,000 針，並需搭配主動式溫控（ATC）高瓦數散熱（受惠台廠：6515_穎崴（市）、6683_雍智（櫃））。細節見 技術_探針卡與測試介面、技術_測試座Socket。
技術瓶頸 / 風險
- 電、熱、機械應力相互牽動，設計流程必須早期協同（STCO）。
- 大面積載具的熱膨脹係數不匹配導致翹曲與晶粒偏移（見 技術_FOPLP）。
- 測試時間與成本隨晶粒數倍增。
- 3D 路線綁定混合鍵合良率與量產設備成熟度。
關鍵廠商
| 平台 | 廠商 | 重點 |
|---|---|---|
| 台積電 3DFabric | 2330_台積電（市） | 2.5D：CoWoS（-S 矽中介層、-R 有機中介層、-L 局部矽橋）、InFO、TSMC-SoW；3D：SoIC（無凸塊混合鍵合）；光電：COUPE、光學中介層（OOI）。3DFabric 聯盟納入 EDA（Cadence、Synopsys、Siemens、Keysight）、IP（Arm、Cadence、Synopsys、Alphawave）、設計服務（創意、世芯等）、記憶體（Micron、SK Hynix、Samsung）、載板材料（Ibiden、Toppan、欣興）、封測（Amkor、日月光、矽品）等夥伴 |
| 英特爾 | INTC.US(intel) | 2.5D：EMIB（微凸塊 pitch 55 → 45 → 36/25µm）；3D：Foveros（pitch 36 → 25µm）、Foveros Direct（混合鍵合 pitch < 10µm）；同步推進玻璃核心載板與 CPO |
| 日月光 | 3711_日月光投控（市） | VIPack 平台：FOCoS、FOCoS-Bridge、FO-PoP；2.5D／3D 異質整合、SiP；布局 CPO 與 PLP 面板級封裝 |
台股映射
- 先進封裝平台與封測：2330_台積電（市）、3711_日月光投控（市）、6239_力成（市）
- 設計服務：3443_創意電子（市）、3661_世芯-KY（市）
- 載板：3037_欣興（市）
- 測試與介面：6510_精測（櫃）、6223_旺矽（櫃）、6515_穎崴（市）、6683_雍智（櫃）
相關技術
- 技術_UCIe、技術_混合鍵合、技術_CoWoS、技術_SoIC、技術_EMIB-T、技術_Foveros
- 技術_HBM：HBM4 16 層堆疊若續用微凸塊，上下晶片間隙被迫壓至約 10µm，DRAM 晶圓需薄化至 40µm 以下；混合鍵合可使間隙歸零
- 技術_FOPLP、技術_玻璃芯基板：大面積載具與新材料雙軌
- 技術_CPO：光學引擎移入封裝內
來源
- 報告_OCP2026_聯發科_資料中心晶片效率_20261015 — 聯發科 OCP 2026 簡報，2026-10-15；2.5D／3.5D 面積分界
- 活動_AI晶片封裝講座_珩石筆記_20261014 — 珩石 kevin，2026-10-14；Chiplet 動機、指標產品、接點階梯、STCO、各家平台（講者與主辦單位原筆記未載明，產品年份與規格為筆記口徑）