AI 晶片封裝講座

• 單一晶片面積逼近光罩極限，傳統單晶片面臨良率斷崖與極端成本瓶頸。
• 半導體架構全面轉向小晶片（Chiplet）異質整合，先進封裝已成為運算、記憶體、供電與資料傳輸匯流的核心平台。
• 晶粒整合密度急增使電氣、熱、機械應力相互牽動，設計流程必須由依序優化轉向系統技術協同最佳化，於設計早期排除整合風險。
• UCIe 標準從 1.0 的 2D/2.5D 介面基礎，推進至 2.0（3D 鍵合與管理架構），再至 3.0 傳輸速率倍增至 64 GT/s，大幅降低跨業者晶粒整合門檻。
• 互連微縮進入無凸塊時代（Hybrid Bonding）：
• 當接點間距微縮至 10 µm 以下，傳統 Microbump 面臨溢錫短路極限。
• 混合鍵合實現零間隙銅對銅直接接合，為 3D 邏輯堆疊與下一代 HBM4（16 層堆疊）之關鍵技術路線。
• 大面積載具與新材料雙軌推進（PLP 與玻璃基板）：
• 面板級封裝（PLP）以矩形載具大幅降低邊緣面積損耗並提升材料利用率，台廠群創已量產、力成預計 2027 年中量產 AI 應用、日月光 2026 Q4 試產。
• 玻璃核心載板具備高剛性、超低翹曲與 2 µm 級細線路優勢，但量產仍需克服 TGV（玻璃通孔）成孔金屬化與薄玻璃搬運挑戰。
• 光電共封裝與高階測試為長期高價值環節：
• 高頻電氣訊號面臨傳輸損耗與能耗牆，CPO（如台積電 COUPE、Lightmatter 3D 光子中介層）將光學引擎移入封裝內。
• 晶片複雜度推升晶圓與成品測試時間，探針卡接腳數突破 20,000 針、晶片測試座躍升至 5,000～10,000 針，台灣測試與介面廠（精測、旺矽、穎崴、雍智）顯著受惠。
• AI / HPC 運算架構與工作負載演進：
• 運算型態轉移：AI 運算從最初的兆級參數模型訓練，快速擴展至推論時運算、代理型 AI、專家混合模型及企業端大規模落地。
• 由批次訓練轉變為高頻繁、多樣化的即時推論與多步驟任務處理，整體運算吞吐量呈指數級爆發。
• 工作負載同步推升運算核心算力、記憶體容量與頻寬，以及晶片間（Die-to-Die）與系統間（Scale-up / Scale-out）的資料高速傳輸需求。
• 小晶片（Chiplet）整合打破物理與良率限制：
• 晶圓切割後之單顆晶粒（Die），過去直接封裝於基板；先進封裝將來自不同晶圓、不同製程技術節點（如先進製程運算核心搭配成熟製程 I/O 晶粒）整合於同一封裝體，統稱為小晶片（Chiplet）。
• 可依產品架構彈性整合運算、儲存（HBM）、供電（IVR/PMIC）與資料傳輸介面，採取橫向（2.5D）或垂直（3D）配置，突破單顆超大晶片的光罩尺寸限制（Reticle Limit）與極端良率損失。
• 指標產品實例：
  • AMD Ryzen 7（2022）：3D Chiplet 技術，實現邏輯核心與 64MB L3 快取（3D V-Cache）垂直堆疊。
  • Graphcore Bow IPU（2022）：晶圓級運算晶粒與供電晶粒（Wafer-on-Wafer）垂直整合，改善功耗傳輸與運行頻率。
  • NVIDIA B200（2024）：突破單一光罩尺寸限制，雙 GPU Die 橫向互連，達成 10 TB/s 高速資料交換。
  • Apple M3 Ultra（2025）：利用 UltraFusion 嵌入式矽中介層，將雙 M3 Max 晶粒橫向無縫對接。
• 跨域共同設計（Co-Design）與 STCO 協同最佳化：
• 傳統依序設計瓶頸：過去依系統需求 → 晶片設計 → 封裝設計 → 組裝／驗證線性進行。在密集小晶片架構下，功能分割、晶粒位置與封裝走線高度耦合，問題常到後段組裝驗證才暴露（如訊號衰減、熱點過熱、電源壓降、翹曲、測試失效），修改代價巨大。
• STCO（系統技術協同最佳化）：將晶片、封裝與系統在設計最早期進行同步分析與多變數最佳化，提前收斂整合風險、排除不可行方案。
• 通用小晶片互連標準（UCIe）推動生態系落地：
• 產業痛點：異質小晶片來自不同代工廠與設計商，各家自訂介面會導致重覆開發與相容性障礙；UCIe 建立開放標準互連介面與通訊協定。
• 標準演進時程：
  • UCIe 1.0（2022）：建立共同介面基礎，標準化 Die-to-Die 架構，支援 2D 標準與 2.5D 先進封裝，支援 PCIe、CXL 及 Raw Mode。
  • UCIe 2.0（2024）：擴展至 3D 封裝與混合鍵合（Hybrid Bonding）支援，導入 UDA 管理架構，整合測試、遙測（Telemetry）、除錯與健康管理。
  • UCIe 3.0（2025）：資料傳輸速率由 32 GT/s 躍升至 64 GT/s（頻寬倍增），管理通道最長延伸至 100mm，支援更大尺寸與高彈性之系統級封裝（SiP）配置。
• 互連密度演進與 2.5D / 3D 互補整合架構：
• 互連演進歷程：打線封裝（Wire Bonding, Pitch > 200 µm）→ 覆晶封裝（Flip Chip, Pitch ~ 100 µm）→ 2.5D 中介層橫向整合（Pitch 40~10 µm）→ 3D 垂直堆疊（Pitch < 10 µm）。
• 2.5D 與 3D 的互補關係：
  • 2.5D 封裝：聚焦橫向擴充，縮小晶粒間距、提供高密度水平中介層走線（連接運算晶粒與 HBM）。
  • 3D 封裝：聚焦垂直立體堆疊，大幅縮短互連距離、降低延遲與寄生效應。
  • 結合實例（AMD Instinct MI350 系列）：底層透過 2.5D 橫向擴充連接高頻寬記憶體與 I/O Die，上層則將多顆運算核心（XCD）以 3D 垂直堆疊於 I/O Die 之上，並在單一封裝內整合電源管理與通訊介面。
• 接點微縮挑戰：由 Microbump 邁向混合鍵合（Hybrid Bonding）：
• 接點規格階梯：
  • C4 Bump：直徑約 150 µm，間距（Pitch）> 300 µm，I/O 密度約 50。
  • Fine Pitch Bump：直徑 50~100 µm，間距 100~200 µm，I/O 密度 100~400。
  • Microbump（微凸塊）：直徑 20~30 µm，間距 40~60 µm，I/O 密度 1,000~2,500。
  • Cu Pillar（銅柱）：直徑 10~20 µm，間距 20~40 µm，I/O 密度 2,500~10,000。
  • Hybrid Bonding（混合鍵合）：接點直徑 < 10 µm，間距 < 20 µm，I/O 密度 > 10,000。
• 物理瓶頸：當接點尺寸微縮至 10 µm 以下，微凸塊熱壓合時錫球受壓外溢，會造成相鄰電極短路，無法再縮小間距。
• Hybrid Bonding 突破性：無焊料凸塊，上下晶片表面的銅電極（Cu-Cu）直接接合、介電層無縫黏合，上下層小晶片間隙縮減為零（Gap = 0）。除大幅縮短傳輸距離、提高頻寬與能效外，亦免除微凸塊擠出限制，大幅增加信號通道數。現已應用於 CIS 及 3D 邏輯晶片，並為下一代高層數 HBM 關鍵技術。
• 面板級封裝（PLP）：
• PLP vs. WLP 效益對比：
  • 傳統 300mm 圓形晶圓（面積約 70,685 mm²）在封裝超大尺寸 AI 晶片時邊緣損耗嚴重（Edge Loss）。
  • 矩形面板（如 700mm 載具面積達 490,000 mm²，約為 300mm 晶圓的近 7 倍），大幅提升面積利用率、產能規模與成本效益。
• 關鍵技術瓶頸：基板尺寸放大加劇材料熱膨脹係數不匹配，導致嚴重的基板翹曲（Warpage）與晶片偏移（Die Shift），大面積製程均勻性控制難度極高，且業界規格尚未標準化。
• 主要業者：
  • 力成（台廠 OSAT）：基板 515mm x 510mm；應用於 PMIC、RF、CPU；客戶涵蓋 Broadcom、AMD 等；傳統應用已量產，AI 高階應用預計 2027 年中量產。
  • 群創（台廠 面板廠）：基板 620mm x 750mm；應用於 RF、PMIC/Power Device；客戶包含 NXP、SpaceX；目前已處於量產狀態。
  • 日月光（台廠 OSAT）：基板 310mm x 310mm；鎖定 AI/HPC、ASIC、Networking、Chiplet；預計 2026 Q4 試產、2027 H1 量產。
  • Amkor（國外 OSAT）：基板 650mm x 650mm；目前處於 Mini line（實驗線）階段。
  • SEMCO（三星 PCB/OSAT）：基板 510mm x 415mm；應用於 PMIC、手錶 AP（Exynos W1000）；客戶為三星，已量產。
• 玻璃核心載板（Glass Core Substrate, GCS）之潛力與門檻：
• 玻璃載板 vs. 有機載板綜合指標對比：
  • 大尺寸平坦度：有機載板隨尺寸放大控制難度急增；玻璃載板平坦度極具優勢。
  • 剛性與抗翹曲：有機載板仰賴疊構與材料配方補償；玻璃剛性高，具優異的抗翹曲潛力。
  • 線寬／線距（L/S）：有機載板約 10 µm 以上；玻璃載板可實現 2 µm 級超細線路高密度互連。
  • 導熱與耐熱性：玻璃載板導熱較佳、耐熱性更優；重量方面則較有機載板重。
• 技術定義與量產挑戰：
  • 玻璃核心載板是永久保留在封裝體內作為結構與線路核心（不同於 PLP 製程後剝離的臨時玻璃載具）。
  • 垂直電氣導通須仰賴玻璃通孔（TGV, Through-Glass Via）成孔與金屬化。
  • 量產挑戰包含：高深寬比 TGV 成孔無裂紋加工、薄玻璃易碎搬運、超細線路重布層製作良率，以及長期冷熱循環之可靠度驗證。
• HBM 製造流程與鍵合技術世代轉換：
• 橫跨前後段製程：
  • 前段製造：DRAM 晶圓製造（TSV 製程）與底層邏輯控制晶片（Base/Logic Die）分別製作。
  • 中後段封裝：晶圓薄化（Wafer Thinning）+ 凸塊製作 → 晶粒切割 → 堆疊鍵合（Die-to-Wafer / Wafer-to-Wafer）→ 模塑封膠（Molding）與切割 → 以 KGSD（Known Good Stacked Die）型態出貨。
• 封裝鍵合：
  • HBM2 / HBM2E：採用 TC-NCF（熱壓非導電膜），接點間隙約 10~15 µm，熱應力較高。
  • HBM3 / HBM3E：導入 MR-MUF 及 Advanced MR-MUF，低應力、較小間隙（約 13 µm），提供更佳導熱與散熱路徑，支援 8Hi / 12Hi 堆疊。
  • HBM4 展望：堆疊層數增至 16Hi，若採微凸塊，上下晶片間隙將被迫壓至 10 µm，迫使 DRAM 晶圓薄化至 40 µm 以下（面臨嚴重碎晶與良率挑戰）；改採 Hybrid Bonding 可將間隙歸零，減緩薄化壓力並顯著增加傳輸頻寬與通道數。
• 高頻寬快閃記憶體（HBF）：邊緣 AI 儲存新架構：
• 概念架構：由 SK Hynix、SanDisk、Kioxia、Samsung 投入研發。借鏡 HBM 架構，以先進製程將多層 3D NAND Flash 晶片與控制晶片垂直堆疊，並透過中介層與運算晶片（GPU/TPU/SoC）高速互連。
• 應用定位：鎖定 Edge 端與終端裝置的 AI 推論應用。利用 NAND Flash 具備龐大容量與非揮發性（斷電保存）特性，將大型 AI 模型權重就近儲存於運算核心旁，解決邊緣裝置記憶體容量與頻寬不足的痛點。
• 共封裝光學（CPO）：突破電氣傳輸瓶頸：
• 電氣傳輸極限：隨著晶片間交換頻寬與距離增加，銅導線電氣傳輸之信號衰減（Insertion Loss）與散熱功耗遽增，光互連成為突破頻寬與能耗牆的核心技術。
• CPO 整合路徑：
  • 2.5D CPO：將交換／運算晶片與光學引擎（Optical Engine, OE）在封裝基板或中介層上水平並列共封裝，大幅縮短電訊號走線距離。
  • 3D 光電堆疊：將電子晶片直接垂直堆疊在光子中介層（Photonic Interposer）之上（如 Lightmatter Passage M1000 架構），以光學 I/O 直接對接。
• 量產挑戰：光電混合整合難度、光纖高精度耦合對位、封裝測試標準與高製造成本。
• 台積電：
• 核心平台：3DFabric 全系列先進封裝平台。
• 2.5D 技術：CoWoS（包含 CoWoS-S 矽中介層、CoWoS-R 有機中介層、CoWoS-L 局部矽橋）、InFO（整合扇出型）、TSMC-SoW（晶圓級系統封裝）。
• 3D 堆疊技術：TSMC-SoIC（晶粒級／晶圓級無凸塊直接混合鍵合）。
• 光電整合與新材料：COUPE（緊湊型通用光電引擎，結合 EIC、PIC 與 SoIC）、光學中介層（OOI）。
• 策略定位：以代工製造技術領先為核心，打造業界最完整、最具黏著度的 3DFabric 開放聯盟生態系。
• 英特爾：
• 核心平台：Advanced Packaging at Intel Foundry。
• 2.5D 技術：EMIB（嵌入式多晶片互連橋接，微凸塊 pitch 由 55 µm 推進至 45 µm、36/25 µm）。
• 3D 堆疊技術：Foveros（垂直堆疊，pitch 36→25 µm）、Foveros Direct（微米級混合鍵合，pitch < 10 µm）。
• 光電整合與新材料：積極推進玻璃核心載板（Glass Core Substrate）與共封裝光學（CPO）。
• 策略定位：憑藉長期 IDM 先進封裝與製程底蘊，將高密度封裝互連作為拓展外部晶圓代工業務的差異化核心。
• 日月光：
• 核心平台：VIPack 多元先進封裝技術平台。
• 2.5D 技術：FOCoS（扇出型小晶片封裝）、FOCoS-Bridge（嵌入式矽橋）、FO-PoP。
• 3D 堆疊技術：2.5D/3D 異質整合、SiP（系統級封裝）。
• 光電整合與新材料：積極布局 CPO 光互連、推動 PLP 面板級封裝產線（預計 2026 Q4 試產、2027 H1 量產）。
• 策略定位：全球 OSAT 封測龍頭，提供高彈性、客製化封裝設計、模組整合、測試與量產之一站式服務。
• 生態系壁壘：台積電 3DFabric 聯盟的綜效：
• 聯盟組成：以台積電先進封裝技術平台為核心，向上串聯客戶，橫向納入 EDA 工具（Cadence、Synopsys、Siemens、Keysight）、矽智財 IP（Arm、Cadence、Synopsys、Alphawave）、設計服務夥伴（創意 GUC、世芯 Alchip 等）、記憶體原廠（Micron、SK Hynix、Samsung）、載板材料廠（Ibiden、Toppan、欣興）以及封裝測試廠（Amkor、STATSPac、日月光、矽品）。

• 策略價值：在產品設計最前端即導入封裝與量產測試規格，降低異質整合風險，大幅縮短客戶產品上市時程（Time-to-Market）。

• 測試複雜度倍增：異質小晶片數量增加、單片晶圓與封裝價值高昂，晶圓測試（CP1 / CP2）、最終測試（FT）及系統級測試（SLT）測試時間與設備要求呈指數成長。

• 測試介面規格躍升：
  • 探針卡（Probe Card）：高階網通晶片探針卡接腳數已突破 10,000 針；AI / HPC 運算晶片探針卡接腳數更直接超越 20,000 針以上（受惠台廠：中華精測、旺矽）。
  • 晶片測試座（Test Socket）：接腳數由傳統 1,000 針以下，巨幅躍升至 5,000～10,000 針，且需搭配主動式溫控（ATC）高瓦數散熱能力（受惠台廠：穎崴、雍智科技）。