定義
UCIe（Universal Chiplet Interconnect Express，通用小晶片互連）是開放的 Die-to-Die（D2D）互連標準，定義小晶片之間的實體介面與通訊協定。要解的產業痛點是：異質小晶片來自不同代工廠與設計商，若各家自訂介面，會造成重複開發與相容性障礙；統一標準後，不同業者的晶粒可在同一封裝內互通，降低跨業者晶粒整合門檻（AI 晶片封裝講座，kevin 筆記 2026-10-14）。
圖解
flowchart LR
A["UCIe 1.0（2022）<br>2D 標準封裝 + 2.5D 先進封裝<br>支援 PCIe、CXL、Raw Mode"] --> B["UCIe 2.0（2024）<br>擴展至 3D 封裝與混合鍵合<br>導入 UDA 管理架構"]
B --> C["UCIe 3.0（2025）<br>32 → 64 GT/s<br>管理通道最長 100mm<br>支援更大尺寸 SiP"]
圖說：UCIe 三代演進（依 AI 晶片封裝講座筆記整理，kevin 2026-10-14；非原廠規格書）。
技術原理
| 版本 | 年份 | 重點 |
|---|---|---|
| UCIe 1.0 | 2022 | 建立共同介面基礎，標準化 Die-to-Die 架構；支援 2D 標準封裝與 2.5D 先進封裝；支援 PCIe、CXL 與 Raw Mode |
| UCIe 2.0 | 2024 | 擴展至 3D 封裝與混合鍵合（見 技術_混合鍵合）；導入 UDA 管理架構，整合測試、遙測（Telemetry）、除錯與健康管理 |
| UCIe 3.0 | 2025 | 資料傳輸速率由 32 GT/s 提升至 64 GT/s（頻寬倍增）；管理通道最長延伸至 100mm；支援更大尺寸與高彈性的系統級封裝（SiP）配置 |
UCIe 的角色在 技術_Chiplet 架構中是「晶粒之間的共同語言」：2.5D（中介層橫向互連）與 3D（垂直堆疊）兩種配置都可用同一套標準描述，3D 版本依賴混合鍵合的微小接點間距。
關鍵參數 / 判斷指標
| 指標 | 意義 | 觀察重點 |
|---|---|---|
| 傳輸速率（GT/s） | 單通道 D2D 速率，3.0 達 64 GT/s | 與中介層／基板訊號完整性預算的互動（技術_RDL 頁已記 UCIe 3.0 收緊有機中介層規格） |
| 封裝形態 | 標準封裝（UCIe-S）、先進封裝（UCIe-A）、3D | 決定接點間距與熱預算（技術_光子中介層 頁有光引擎在 UCIe-S／UCIe-A 下的熱比較） |
| 管理通道長度 | 3.0 延伸至 100mm | 支援大尺寸 SiP、多晶粒系統的測試與遙測 |
| 協定支援 | PCIe、CXL、Raw Mode | 決定與既有 I/O 生態相容度 |
技術瓶頸 / 風險
- 標準只解決介面互通，晶粒的熱、電、機械應力仍需系統技術協同最佳化（STCO，見 技術_Chiplet）。
- 速率倍增後，封裝內走線的插入損耗與介電損耗成為瓶頸，帶動中介層與載板材料升級。
- 3D 版本綁定混合鍵合量產成熟度。
- 3.5D 與 D2D 能源效率（OCP 2026，MS 2026-10-13）：聯發科稱客製 ASIC 規模逼近約 10x reticle，3.5D 整合的 die-to-die 能源效率較傳統 2.5D 約好 10 倍，並預期未來 3-5 年採用增加（另強調客製 HBM、專有 D2D 互連與 DTCO）。來源：報告_MS_OCP峰會2026_20261013
- 查核（2026-10-19）：聯發科 OCP 簡報（報告_OCP2026_聯發科_資料中心晶片效率_20261015）p11、p12 查無「3.5D 約 10 倍 die-to-die 能效」數字，可能出自口述或他源，不當作簡報事實引用；簡報可核對的是 10x+ reticle 目標與 2.5D <10,000 mm²／3.5D 10,000–20,000 mm² 的分界。
- 以 D2D 介面直接驅動光學元件（如 NPO 的 VCSEL／MicroLED）需主運算晶片端支援，見 技術_NPO。
D2D 路線之爭：UCIe vs GLink vs SBD（OCP 2026，2026-10）
D2D 標準化尚未收斂，三家 IP／ASIC 廠在 OCP 2026 各有主張，皆為 IP 賣方立場：
| 廠商 | 主張 | 來源 |
|---|---|---|
| 創意（3443_創意電子（市）） | UCIe 複雜、多數場景不必遵循；自有 GLink-LL（2.5D）與 GLink-3D | 報告_OCP2026_創意_AI運算記憶體連接擴展_20261015 |
| Marvell | UCIe 非為 HBM 級頻寬密度設計；推 SBD（64 Gbps/wire、D2D 功耗最多 −75%，尖峰 −42%） | 報告_OCP2026_Marvell_客製HBM系統_20261015 |
| 聯發科（2454_聯發科（市）） | 封裝內仍採 UCIe、Mlink（p11） | 報告_OCP2026_聯發科_資料中心晶片效率_20261015 |
創意簡報 p4 的 2.5D D2D 比較（GUC 自述，GLink-LL 不需 CRC 與重送、BER <1E-30）：
| 項目 | UCIe-S | UCIe-A | GLink-LL |
|---|---|---|---|
| 速率（Gbps） | 64 | 64 | 4–8 |
| 功耗（pJ/bit） | 1.25 | 0.75 | 0.05–0.10 |
| 延遲 | 10ns＋重送 | 10ns＋重送 | 1–3ns |
3D 側，GLink-3D 1.0（N6/N5、9 Tbps/mm²、0.2 pJ/bit）、2.0（N2P、50 Tbps/mm²、0.03 pJ/bit）、2.1（N3P/N5、40 Tbps/mm²）創意稱皆 silicon proven 且已用於客戶 AI ASIC（客戶未點名）；3.0（N2P、80 Tbps/mm²）執行中。GLink-LL 為低速寬匯流排，速率與功耗屬不同基準的比較，不宜直接視為 UCIe 劣勢。
圖說（創意簡報 p4）：2.5D D2D 規格表，UCIe-S／UCIe-A／GLink-LL 的速率、功耗、延遲對照；來源 報告_OCP2026_創意_AI運算記憶體連接擴展_20261015。
關鍵廠商
| 環節 | 廠商 | 角色 |
|---|---|---|
| 先進封裝平台 | 2330_台積電（市） | 3DFabric 聯盟納入 EDA、IP、設計服務夥伴，在設計最前端導入封裝規格 |
| 設計服務 | 3443_創意電子（市）、3661_世芯-KY（市） | 3DFabric 聯盟設計服務夥伴；GUC 與台積電的 UCIe-A 驗證見 技術_RDL |
| IDM／晶圓代工 | INTC.US(intel) | EMIB-T 等封裝路線支援 UCIe（見 技術_EMIB-T） |
| 系統／晶片 | AMD.US(amd)、NVDA.US(nvidia) | 多晶粒 AI 加速器的 D2D 互連（見 技術_Chiplet） |
相關技術
- 技術_Chiplet：UCIe 所服務的上層架構
- 技術_混合鍵合：UCIe 2.0 起納入的 3D 鍵合
- 技術_CoWoS、技術_EMIB-T：2.5D 先進封裝載體
- 技術_NPO：D2D 介面驅動光學元件的壁壘
來源
- 活動_AI晶片封裝講座_珩石筆記_20261014 — 珩石 kevin，2026-10-14；UCIe 1.0／2.0／3.0 演進、Chiplet 生態系痛點（講者與主辦單位原筆記未載明，版本年份為筆記口徑，待對照原廠規格書）