定義
混合鍵合（hybrid bonding）是以介電質與銅同時直接鍵合的高密度 3D 互連技術。它用 Cu-Cu 直接接合取代傳統微凸塊，省去銲料凸塊高度，可縮小互連間距、降低電阻與熱阻，並降低封裝厚度。
混合鍵合是 3D NAND、CIS 堆疊、台積 SoIC、未來 HBM4 與高階 chiplet 垂直整合的重要製程基礎。
圖解
圖說：微凸塊靠銅柱＋銲料凸塊接合、需底填膠填隙；混合鍵合先讓 SiO2 介電質貼合（Cu pad 微凹），退火後 Cu-Cu 擴散接合，鍵合高度約為 0，pitch 可小於 10µm。自繪剖面，結構依群益定錨 Hybrid bonding 圖與 Chip Scale Review 凸塊規格表。
技術原理
混合鍵合先讓兩片晶圓或晶粒的介電質表面在常溫下貼合，之後透過退火使銅 pad 擴散並形成金屬接合。關鍵在於表面必須極度平坦、潔淨且精準對準。
表面通常需經 CMP 達到 <~1nm RMS 的粗糙度等級，且 overlay 對準精度需進入 <~0.2-0.5um 區間。微粒、刮痕、局部凹陷或銅 dishing 都可能造成空洞、開路或接合強度不足。
製程深度：介電層結構與 Dishing 控制
混合鍵合的介電層已從單一 SiO₂ 演進至 SiCN/SiO₂/SiCN 三明治結構：SiCN 具備銅離子阻障特性與高表面電漿活化率，防止退火時銅擴散至絕緣層造成漏電，同時提高常溫貼合的親水鍵結強度。
銅 Dishing 控制是 CMP 後的核心難題。銅硬度低於介電層，CMP 研磨後銅面形成微小凹陷；室溫貼合時此凹陷需精準控制在工程窗口（約 1-3nm）內：過深則退火銅膨脹後無法填滿造成開路；過淺則銅面先頂住導致介電層無法貼合、親水鍵結失效。這要求 CMP 粗糙度達 RMS < ~0.5nm 等級，也是 CMP 修整碟（conditioner）在此製程中的精度關鍵所在。
W2W（wafer-to-wafer）適合同尺寸、同良率輪廓且高度重複的產品，如 CIS 堆疊與部分 3D NAND。D2W（die-to-wafer）則把已知良晶貼到目標晶圓上，適用 HBM、SoIC 與異質邏輯晶片，但需要 KGD（known good die）管理，吞吐與良率控制難度更高。
製程全流程（SemiAnalysis Part 5，2026-07-17 擷取）
依 SemiAnalysis 拆解，完整流程為：TSV 形成 → 鍵合層形成 → （D2W 限定）wafer sort 與切割 → 電漿活化與清洗 → 鍵合（pre-bond）→ 退火。
- TSV 形成：3DIC 多採 via-middle（電晶體層完成後、BEOL 前製作）；DRIE 深蝕刻 → 絕緣/阻障層（SiOx/SiNx + Ti/Ta）→ PVD 種子層 → ECD 銅填孔 → 背面薄化揭露 TSV。TSV 深蝕刻耗時，同時是 HBM / CoWoS 產出的瓶頸站點之一。
- 鍵合層形成：BEOL 上以 PECVD 沉積介電層（主流 SiCN）→ 微影蝕刻開孔 → barrier / seed → 銅 damascene 電鍍 → CMP。銅 pad 初始內縮（recess）約 5nm，讓退火時銅膨脹恰好填滿；Sony 在 ECTC 揭示縮到約 1µm pitch 時反而改讓銅微突出。
- Wafer sort（D2W）：探針會損傷銅 pad 表面平坦度，需在初始 CMP 預留補償、probing 後再補一道 CMP。
- 切割（D2W）：blade 最髒基本不用；laser / plasma dicing 為主，另可先塗保護層讓微粒隨保護層剝除。
- 活化與清洗：N₂ 電漿活化使表面親水化（利於常溫氫鍵 pre-bond）→ DI water + megasonic 最終清洗；活化到鍵合的等待時間（lag time）是良率變數，越短越好。
- 鍵合：W2W 對位腔與鍵合腔分離，對位精度已達 sub-50nm，真空腔內加壓約 20 分鐘形成 pre-bond；可用聲學顯微（SAM）就地檢空洞（void 顯示為白區），對位不良可重工。D2W 分 direct（逐顆直貼目標晶圓）與 collective（KGD 先重組到載板、再以 W2W 完成）；direct D2W 因流程簡化與細 pitch 對位優勢漸成方向。
潔淨度是良率的第一敵人：1µm 高的微粒就會造成直徑 10mm 的鍵合空洞。混合鍵合需 class 1 / ISO 3 以上無塵室（台積電、Intel 上到 ISO 1-2），且流程大量使用 CVD/PVD/ECD/CMP 等前段設備——這是混合鍵合被歸為「前段製程」、OSAT 難以切入的結構性原因。
W2W vs D2W 成本交叉：小 die、高晶圓良率 → W2W 較便宜（CIS、3D NAND、Graphcore Bow）；die 越大，W2W 把壞 die 鍵到好 die 的浪費越大，成本曲線急升 → D2W（KGD 篩選）勝出，這是 SoIC 走 D2W 的根本原因。W2W 另一限制是上下 die 尺寸必須一致。
關鍵參數 / 判斷指標
| 指標 | 意義 | 觀察重點 |
|---|---|---|
| bonding pitch | 互連密度 | 混合鍵合 <10um；微凸塊常見約 20-40um |
| overlay | 上下 pad 對準精度 | D2W 尤其關鍵 |
| CMP 粗糙度 | 表面平坦度 | 需接近 <~1nm RMS 等級 |
| KGD 良率 | D2W 經濟性 | 高價邏輯 die 不能盲貼 |
| particle control | 表面潔淨 | 微粒會造成 void 與接合失效 |
技術瓶頸 / 風險
- 表面潔淨與微粒控制門檻高，任何局部污染都可能導致接合缺陷。
- CMP 均勻度、銅凹陷與介電質平坦度直接影響接合品質。
- D2W 設備吞吐、對準精度與 KGD 管理會拉高成本。
- 混合鍵合設備與製程成本高，導入時點取決於互連密度、散熱、高度與總成本的取捨。
細間距 HVM 挑戰補充（SemiEng 2026-07-16 整理，web_細間距混合鍵合量產挑戰_SemiEng_20260722）： - 商用甜蜜點 6µm：Amkor 稱 roadmap 雖畫到 1µm，但「6µm 會是商業可行點很長一段時間」——邏輯對記憶體 6µm 介面已創造足夠系統價值，不必追實驗室極限。 - OSAT 潔淨度轉嫁：混合鍵合走出晶圓廠進 OSAT 後，「一顆奈米級微粒就報廢晶圓上一片單元」；解法是設備級局部潔淨（cluster tool 內建潔淨區）而非整廠改前段 fab 規格——增加設備成本與複雜度。 - 暫時鍵合 TTV 直通良率：混合鍵合介面「零 die 間距、全剛性、無 bump 補償」，TBM 厚度變異直接轉成邊緣不鍵合（中心鍵合、邊緣開路），無任何緩衝——TBDB 材料規格被細間距綁死（接 技術_TBDB）。 - 平坦度 → 幾何預算：單一翹曲數字不夠，Wooptix 提出把 flatness 拆成「表面幾何預算」（低階 bow、局部斜率、die 級形變）分配到基板/封裝各層；活化表面的佇列時間（queue time）也是製程窗。 - 跨公司製程窗：材料/設備/OSAT 各自黑箱的分工模式在細間距下失效，需選擇性透明共享特性資料；ADK（先進封裝設計套件）尚無統一定義（Synopsys）。
Cu-Cu 鍵合逐站供應鏈（2026-08-26 依 SemiAnalysis Part 5 逐站重建）
原本的「關鍵廠商」表是按角色列的，看不出誰卡在哪一站。這張改成依製程站別排，站序與 [[#製程全流程（SemiAnalysis Part 5，2026-07-17 擷取）]] 一致。
A. TSV 形成（via-middle）
| 子步驟 | 誰的機台／材料 |
|---|---|
| 微影 patterning | 標準前段微影 |
| DRIE 深蝕刻（高深寬比、不穿透） | AMAT、Lam Research；此站是 HBM／CoWoS 產出瓶頸之一 |
| CVD 絕緣層（SiOx/SiNx）＋阻障層（Ti/Ta） | AMAT、Lam、TEL |
| PVD 銅種子層 | AMAT |
| ECD 電鍍銅填孔 | AMAT、Lam、ACM Research |
| 背面研磨／蝕刻 TSV reveal | Disco（6146.JP(disco)）；台廠薄化代工 8028_昇陽半導體（市） |
| TSV 特用氣體 | 4768_晶呈科技（櫃） |
B. 鍵合層形成（在 BEOL 之上）
| 子步驟 | 誰的機台／材料 |
|---|---|
| PECVD 沉積 SiCN 介電層 | AMAT、Lam、TEL；台廠 ALD 6937_天虹（市） |
| 微影開 pad 孔 → barrier／seed | 前段標準設備 |
| 銅 damascene 電鍍 | AMAT、Lam、ACM Research |
| CMP（多道，控制 dishing profile） | 設備 AMAT、Ebara；台廠設備 5443_均豪精密（櫃） |
| CMP 耗材 | 1560_中砂（市）（鑽石碟）、7768_頌勝科技（市）（研磨墊）、1717_長興（市）（研磨液）、6532_瑞耘（櫃）／8098_慶康（興）（保持環） |
規格門檻：介電層粗糙度 <0.5nm、銅 pad <1nm；銅 pad 初始內縮約 5nm（Sony 在 ~1µm pitch 時反而改讓銅微突出）。需低／高 Cu removal slurry 多道組合才能做出正確 dishing profile。
C. Wafer sort ／ 切割（D2W 限定）
| 子步驟 | 誰的機台／材料 |
|---|---|
| Wafer sort 探針測試 | 探針卡與測試介面；探針會壓傷 pad 平坦度 |
| probing 後補一道 CMP | 同 B 段 CMP 供應鏈——這是 D2W 額外多出來的一道 |
| laser／plasma dicing | Disco（6146.JP(disco)）為龍頭；blade 最髒基本不用 |
| 保護層塗佈／剝除 | 讓微粒隨保護層一起去除；但殘膠與剝除損傷是新風險 |
D. 電漿活化與清洗
| 子步驟 | 誰的機台／材料 |
|---|---|
| N₂ 電漿活化（提高表面能、親水化 → 促成常溫氫鍵） | 多整合在 bonder 的 cluster tool 內（EVG／BESI）；AMAT 表面處理 |
| 銅面原生氧化物去除／抗再氧化 | 7730_暉盛（創）（官方列「3D 立體封裝電漿處理」，Dry Only 全乾式） |
| DI water + megasonic 最終清洗 | ACM Research（megasonic 清洗）；台廠 3131_弘塑（櫃）（台積電 SoIC 濕清獨家） |
| 洗淨化學品 | 1773_勝一（市）（CMP 後、活化前多金屬不腐蝕洗淨液） |
scrubber 與電漿式清洗太傷介面，會破壞已達標的粗糙度——所以只能走 DI water + megasonic 這條。
E. 鍵合（pre-bond）
| 路線 | 機制與供應商 |
|---|---|
| W2W | EVG 主導：SmartView 雙相機對位（上下各一，交替辨識對位標記），對位腔與鍵合腔分離、晶圓間距控制在 50µm 內、只走 X/Y 不走 Z；真空腔加壓約 20 分鐘成 pre-bond；對位精度 sub-50nm；SAM 就地檢空洞、對位不良可重工 |
| D2W direct | BESI 主導、ASMPT／Shibaura 挑戰：pick & place——flipper arm 翻面 → bond arm 真空吸取 → 貼放目標晶圓 |
| D2W collective | KGD 先重組到 carrier wafer，再以 W2W 完成。TSMC SoIC 走這條：AMD 3D V-Cache 每顆用掉 5 個 bond step（bottom CPU die→carrier、V-Cache chiplet→carrier、2× dummy silicon→carrier、最後 W2W） |
| 台廠 | 6812_梭特（興）（DB-22HP，±0.2µm／2K UPH，進度停滯）、6640_均華精密（櫃）（Die Sorter 挑 KGD ＋ Die Bonder；2025-11 法說宣告投入 hybrid bonder 開發） |
F. 退火與後段
| 子步驟 | 誰的機台／材料 |
|---|---|
| 低溫退火（175–200°C，氫鍵轉共價 Si–O–Si ＋ 銅擴散成 Cu-Cu） | 2467_志聖工業（市） WPRA-A12（Permanent Bonding，WoW mode／Pre-anneal mode，0.5MPa／180°C） |
| 退火段抗翹曲 | 7734_印能科技（櫃） WSAS（官網矩陣自列 Cu-Cu｜Warpage｜Hybrid Bonding） |
| 暫時鍵合載體（薄化用） | 2467_志聖工業（市） WVL-A12 Carrier Bonder；材料 3595_山太士（興）（雷射釋放層）、8039_台虹（市）、4766_南寶樹脂（市）、5234_達興材料（市） |
| 解鍵合 | 3595_山太士（興） LRL；8064_東捷（櫃） 雷射剝離 |
| 鍵合後檢測 | 鍵合前對位平整度 7853_政美應用（興）；鍵合後空洞與對位 3030_德律（市）（X 光／CT）；7822_倍利科（市）；國際 KLA |
生態系其他點名者
SemiAnalysis 在本系列點名的混合鍵合相關業者，庫內尚無獨立頁但值得追蹤：SUSS MicroTec（鍵合／塗佈設備）、SET（高精度 die bonder）、Bosch（DRIE 專利持有者，Bosch process）、Adeia（原 Xperi，DBI／DBI Ultra 混合鍵合 IP 授權方，屬專利授權而非設備）。
關鍵廠商
| 環節 | 廠商 | 角色 |
|---|---|---|
| W2W 鍵合設備 | EVG | W2W 混合鍵合設備龍頭 |
| D2W 鍵合設備 | BESI | D2W 混合鍵合與先進封裝鍵合設備 |
| D2W / 封裝設備 | ASMPT | D2W 與先進封裝設備供應商 |
| 表面處理 / CMP 相關 | AMAT | 表面活化、CMP 與整合製程相關設備 |
| SoIC 濕製程清洗 | 3131_弘塑（櫃） | 台積 SoIC 濕製程與清洗供應鏈 |
| CMP 耗材 | 1560_中砂（市） | CMP 鑽石修整碟 |
| 晶圓薄化 | 8028_昇陽半導體（市） | 晶圓薄化與再生相關能力 |
| 玻璃基板 TGV 雷射 | 8027_鈦昇（櫃） | TGV 雷射設備，屬玻璃基板相關旁支 |
| 代理 / 濕製程 | 辛耘(3583) | EVG 代理與濕製程設備 |
| D2W / Hybrid bonder | 6812_梭特（興） | 官方 DB-22HP hybrid bonding 設備；2023 年公告稱已進入客戶驗證階段，2024 年報導指出資源部分轉向 TC bond / micro bonding |
| TCB / Hybrid Bonding 設備布局 | 麥科先進（未） | 公開報導稱 2026H1 推動自研 TCB 設備量產，2026H2 展開 Hybrid Bond 技術開發與市場推廣 |
| 洗淨化材 | 1773_勝一（市） | CMP 後、電漿活化前多金屬不腐蝕洗淨液 |
| 鍵合檢測 AOI | 7853_政美應用（興） | Hybrid Bonding AOI 平台：高解析光學＋3D 量測＋AI 缺陷分類，晶圓全域對位與平整度檢測（官網，2026-07-26 驗證） |
| SiCN / 介電層沉積 | 6937_天虹（市） | ALD 設備負責 SiCN 介電薄膜均勻沉積、電漿去殘膠 |
F2F vs F2B：混合鍵合真正的價值分水嶺（2026-08-16 查證）
混合鍵合的效益高低，取決於它被用在哪種堆疊方向。以台積電 SoIC 兩代結構為例（Broadcom 於台積電 2026 北美技術論壇揭露）：
| 架構 | 訊號路徑 | 原始 die2die 密度 | 有效訊號密度 | 副作用 |
|---|---|---|---|---|
| F2B（face-to-back） | 須穿過底部晶粒多層金屬 ＋ TSV（9µm pitch） | 3k /mm² | ~1.5k signals/mm² | TSV 結構大、無法在主動邏輯區細 pitch 密佈；寄生負載高需專用 PHY；延遲與功耗上升 |
| F2F（face-to-face） | 兩顆晶粒金屬層直接對接、HCB 連通（6µm pitch） | 27k /mm² | 14k signals/mm² | 低寄生、介面簡單；2D 邏輯架構不需改動 |
約 9.3 倍的有效訊號密度差距，使晶片間通訊「更像同一顆晶片內部繞線，而非晶片對晶片連結」。
判讀：混合鍵合本身不保證高密度——F2B 架構下 TSV 仍是瓶頸。第一代 SoIC（2023）只支援 F2B，這是它遲遲未被廣泛採用的結構性原因；第二代支援 F2F 後才真正解鎖價值。評估任何 3D 堆疊方案時，要先問「是 F2F 還是 F2B」，再看 pitch 數字。
來源：web_SoIC最新進展彙整_20260816（Tom's Hardware 報導台積電 2026 北美技術論壇，2026-08-16 擷取）
材料路線：介電質與銅微結構（SemiEng 2026-07-17 擷取）
- 介電質：imec 證實 SiCN 相較 SiO₂ 有更高鍵合強度與熱穩定性，並以 Cu/SiCN W2W 展示 400nm pitch（ECTC 2024）。大尺寸銅結構（如 TSV）的 Cu/SiO₂ CTE 失配應力可能造成開裂與剝離，是替代介電質的驅動力。
- 鈍化金屬：銅面易生原生氧化物；以 Ag / Ru 等抗氧化金屬薄層鈍化銅面，銅可穿過鈍化層擴散成鍵，鈍化層留在介面也不損電性。另一路線是自組裝單分子層（SAM）保護銅面、鍵合前脫附。
- 柔順聚合物：BCB 等聚合物可降低鍵合應力，但半固化 BCB 無法直接 CMP（磨粒嵌入軟表面）；Ar 電漿硬化表層後恢復正常研磨行為。BCB CTE 高於銅，拓撲設計反轉為 BCB 內縮、銅面持平。
- 銅微結構：Osaka 大學模擬發現 nanotwinned 銅的孿晶界反而穩定表面、抑制原子重排；高晶界密度的 nanocrystalline 銅表面擴散快、空洞閉合更好。Adeia + Fraunhofer IZM 實驗顯示 nanotwinned / fine-grain 銅可分別降低退火熱預算約 20°C / 30°C——是記憶體廠把鍵合溫度壓到 175°C 目標的關鍵手段之一。
ECTC 2026 低溫化與微縮進展（SemiAnalysis 2026-07-02）
ECTC 2026 的公開問題是：在降低鍵合溫度的同時保持介面極度平坦潔淨。兩條材料路線突出：
1. 有機介電質（機械柔順性提高對微粒/粗糙度容忍、降低鍵合應力） - Mitsui Chemicals + ASE：200°C 無壓力 Cu/聚合物鍵合 @10µm pitch - TOK + NYCU（陽明交大）：150°C、10 秒鍵合製程；200°C 樣品通過可靠度測試電阻穩定
2. 細晶銅（fine-grain Cu，晶界密度高→低溫加速銅擴散） - Intel：細晶銅 + 低溫介電堆疊，175°C/200°C 退火後均勻晶圓鍵合；電性良率 ~60%（W2W 測試載具，Intel 稱為下限值）
Pitch 極限與良率 - Applied Materials + EV Group：450nm pitch W2W 鍵合，2,000 萬鏈結 98% 良率；失效分析發現開路與銅介面 BTA（苯并三唑）碳殘留相關，PVD TaN/Ta 阻障層顯著改善良率 - CEA-Leti：100°C 退火（無電漿活化）>97% 良率
SemiAnalysis 總結：pitch 與溫度同時下降需要銅、介電質、CMP、表面處理、退火共同最佳化；預期 2027 起材料商與設備商持續改善 post-bond 良率。
圖說：Intel 細晶銅 C-SAM 鍵合圖——FG-Cu_v1（175°C/200°C 各 1h）與 v2（200°C 1h）晶圓均無空洞。來源：Intel, ECTC 2026 © SemiAnalysis
HBM 端的 HCB（hybrid copper bonding）熱阻效益（stack 級 −19~29%）見 技術_HBM。
ECTC 2025 混合鍵合特別座談：量產門檻共識（2026-01 刊出）
出處：報告_ChipScaleReview_Winter2026期刊_20260122，Chip Scale Review 2026 冬季號整理 ECTC 2025 special session，講者來自 Adeia、KLA、imec、Toray、Samsung、AMD。
各家定位： - Adeia（DBI 授權方）：DBI 晶圓對晶圓適合小且高良率的 die（影像感測器、天線開關、近期的 3D NAND）；DBI Ultra 晶粒對晶圓適合大 die（DRAM、CPU、GPU、SoC），可做 KGD 對 KGD。下一步是 die 直接混合鍵合到含有機層的封裝基板，測試載具已驗證 CSAM 無空洞、2 層有機介電 RDL；距 die 邊緣約 70µm 內仍可維持電性連接。 - KLA：量測重點在表面缺陷、CMP 後銅與介電質輪廓、鍵合前晶圓與 die 翹曲、電漿切割的乾淨單顆化、對位。pitch 進入個位數微米後缺陷更難看見、量測時間拉長。 - imec：W2W 已用於記憶體堆疊量產；D2W 快速推進至邏輯對記憶體、邏輯對邏輯；D2D 用於 chiplet 與修補。細 pitch 需要 <50nm 對位，以及大面積的銅凸出高度與介電平坦化穩定性。D2W 表面因薄化與切割天生比 W2W 粗。 - Toray：聚合物混合鍵合（PI 對 SiO2），<250°C、低壓鍵合，CTE 可調 5–100ppm/K，微粒容忍度高、應力低，對位 <2µm，相容玻璃基板與面板級封裝。 - Samsung：主要難題是微粒控制與大尺寸薄 die 的翹曲。微粒來源為切割、CMP、載板製程、鍵合與背磨；die 翹曲須壓在 100nm 以下才能堆疊。引用 Yole：混合鍵合產品 CAGR 18%（16-Hi HBM、3D NAND、3D DRAM 驅動），高於整體先進封裝至 2029 年的 13%。 - AMD：要降成本就得簡化製程；鍵合膜在散熱路徑上會增加熱阻；要整合第三方 chiplet，需要混合鍵合的 IP 標準（LEF、繞線規則、IO 規格、DRC/LVS、EMIR 檔）。上市時程已是導入的限制因素之一。
圖說：Solder bump／Cu pillar／μbump／Hybrid bond 四種互連的 bump pitch、高度、直徑、缺陷敏感度、對位誤差與量測精度比較；混合鍵合 pitch <10µm、對位誤差 0.05–0.25µm、量測精度 0.001µm（KLA 估計值）。
圖說：混合鍵合最小 pitch 演進（對數座標），D2W 與 W2W 兩條線由 CIS、NAND 走向 Logic，標出 Sony 2015、YMTC 2017、AMD 2022 與 Samsung 等節點（Samsung 簡報）。
Q&A 重點： - 單一微粒就能造成關鍵損傷；空洞大小依材料差異可達數個數量級，有機污染是主要來源之一；銅凹陷被點名為失效根因，未來可能需要可重工。 - PI-SiO2 鍵合下，控制 5–15nm 銅凸出比控制銅凹陷容易；室溫鍵合與 >200°C 退火之間的多次熱循環會造成大晶片分層，翹曲控制要從晶片設計就開始。 - 電漿切割在混合鍵合流程中幾乎是必要選項，可減少切割微粒並得到乾淨邊緣；但機械刀、隱形雷射與電漿切割的良率可達相近水準，切割後清洗仍不可省。 - CSAM 解析度約 10µm，不足以偵測現行混合鍵合的空洞；需要能看到次微米 Cu-Cu 介面空洞的鍵合後量測，以及可即時回饋的 in situ 量測。
座談共識的六項門檻：sub-50nm 對位與 overlay、鍵合前表面與量測缺口、微粒與 die 翹曲、HBM／3D DRAM 需要 <250°C 的熱預算、設計規則與 IP 標準化、3D 堆疊功率密度超過 3W/mm² 後的散熱與可靠度。
另一篇 UCLA CHIPS（Iyer）文章的觀點：混合鍵合要求 Class 1 無塵室、次奈米表面粗糙度與昂貴 CMP，且介電層鍵合依賴特定介電質，跨多家晶圓廠、多種材料的異質整合較難；dielets 都來自同一晶圓廠時混合鍵合才最有優勢。異質整合的替代路線見 技術_TCB熱壓接合。
產業框架觀點：CMOS2.0 與 BEOL 重新定義（Jefferies，2026-07-21）
報告_Jefferies_日本半導體後端封裝趨勢_20260721 引述橫濱國立大學井上史大教授研討會，提供獨立來源的概念框架，與本頁既有技術細節互補：
- 混合鍵合不是「凸塊之後的下一代鍵合」：現行微凸塊（最高約 40μm）在晶片間仍存在 I/O 邊界，設計本質上仍以「晶片」為單位、互連在晶片邊界暫停；混合鍵合（100nm 級）讓 BEOL 直接跨晶片連結（互連延伸超越邊界），使設計得以在互連層單位劃分、消除晶片間邊界——井上教授強調這是「把 BEOL 帶到晶片外部」的系統重新定義，而非單純鍵合技術升級。
- CMOS2.0／Tau Scaling Law（華為，ISCAS2026）：華為提出超越摩爾定律的新縮放策略，聚焦縮短訊號傳輸時間（Tai）而非電晶體數量微縮；概念屬於同時最佳化元件、電路、晶片與系統的 CMOS2.0 思路，與混合鍵合支援的晶片邊界消除、系統級設計高度相關，但屬中國供應鏈自主脈絡下的獨立技術路線，暫不併入本頁核心技術內容，僅作產業框架背景記錄。
- 日本 NAND 對應技術 MAS-CBA：日本廠商提出 MAS-CBA，將 NAND CMOS 電路與記憶胞晶圓分開製造後以 Cu 直接鍵合，大幅提升 I/O 速度、降低電阻、提升寫入速度並達成低延遲低功耗；屬混合鍵合在記憶體應用的具體日系技術案例。
接點微縮階梯與 HBM4 16 層動機（AI 晶片封裝講座，2026-10-14）
- 接點規格階梯：C4 Bump（直徑約 150µm、pitch > 300µm、I/O 密度約 50）→ Fine Pitch Bump（50~100µm、pitch 100~200µm、100~400）→ Microbump（20~30µm、pitch 40~60µm、1,000~2,500）→ Cu Pillar（10~20µm、pitch 20~40µm、2,500~10,000）→ Hybrid Bonding（< 10µm、pitch < 20µm、> 10,000）。完整階梯與 Chiplet 脈絡見 技術_Chiplet。
- 物理瓶頸：接點縮到 10µm 以下，微凸塊熱壓合時錫球受壓外溢造成相鄰電極短路，無法再縮小間距；混合鍵合為無焊料凸塊，上下晶片銅電極直接接合、介電層無縫黏合，間隙為零（Gap = 0），縮短傳輸距離、提高頻寬與能效，並增加訊號通道數。
- 現況：已應用於 CIS 與 3D 邏輯晶片，並被視為下一代高層數 HBM（HBM4 16 層）的關鍵技術；若 16Hi 續用微凸塊，上下晶片間隙被迫壓至約 10µm，DRAM 晶圓需薄化至 40µm 以下，面臨嚴重碎晶與良率挑戰，改採混合鍵合可使間隙歸零並緩解薄化壓力（見 技術_HBM）。
- UCIe 2.0 起納入 3D 封裝與混合鍵合支援，見 技術_UCIe。
TPCA Hybrid bonding 未來十年趨勢論壇（2026-10-24）
來源：活動_TPCA-HybridBonding趨勢論壇_珩石筆記_王騏杰_20261024（珩石筆記，王騏杰；論壇轉述，講者未載明，信心中；案例清單為論壇簡報條列，出貨時程與數字未逐項查證）。
- 趨勢框架：論壇主張晶片效能不再只由摩爾定律驅動，改看如何做更大的晶片、如何在有限面積提高密度；涵蓋異質整合、晶片內互連、Cu-to-Cu HB 的 3D／3.5D 堆疊、面板級封裝、玻璃封裝五個方向（只談 TAM 與 What）。
- 技術走向：Flip-Chip Solder Bump 持續縮小，最終焊料凸塊消失、只留 Cu Pad 堆疊。HB 兩個關鍵：表面平整度（CMP）與鍵合製程；Cu-to-Cu 採 200°C 持續 1 小時鍵合（室溫鍵合主要用於其他金屬）。
- 非新技術（講者主張）：2016 年已具高量產（HVM）能力，目前超過 21 種技術達 HVM、另有 16 種在前沿開發。
- 已量產／規劃案例（講者條列，待核對）：Sony CIS（WoW，出貨逾 10 年）、OmniVision、Samsung 影像感測器；AMD 3D V-Cache（CoW，pitch 9 μm）；Apple M5 以採 Cu-to-Cu HB 的 Si Bridge 連接 CPU 與 GPU；Samsung 3.5D IC（2024 起出貨）；Broadcom 3.5D XDSiP；NVIDIA Rubin 預計 2027 出貨；Intel Foveros Direct 3D／Clearwater Forest；Samsung HBM 以 HB 加 TSV 連接，不用焊料與底部填充、熱阻降低 20%；SK hynix HBM 採 HB；Micron HBM 預計明年才就緒；YMTC 232 層 3D NAND Xtacking、Kioxia 3D NAND。
- 新興應用架構：HB Bridge 取代 2D 封裝 bump；Chiplet 內嵌 Build-Up 基板；PoP chiplet 嵌入 Fan-Out（RDL-First）EMC 取代 Si Bridge；2.5D SoC+HBM 以 HB Si Bridge 取代 solder bump（HBM 與 SoC 仍平行排列）；客製 HBM 疊於 SoC 上且採玻璃基板（3.3D）；TGV Interposer 加有機核心的混合基板（呼應 技術_TGV、技術_玻璃芯基板）。
- CPO 相關：EIC 與 PIC 以 HB 堆疊於 Fan-Out RDL 與聚合物波導（OE 典型製程）；OE 與 ASIC 以 HB 鍵合於同一 Si Bridge；EIC 與 PIC 分置玻璃中介層兩側以 TGV 連接，或 PIC 直接製作於玻璃中介層內（講者以問號標註）；3D CPO 將 TIA 疊在 PD 上、LD 疊在 InP 雷射上以減少銅走線，利散熱與降功耗，進一步設想消除 ASIC 與 LD／PD 間銅走線（概念性，見 技術_CPO）。
- 散熱架構：Si Interposer 分上下兩層各蝕刻微流道後以 HB 鍵合，再與 SoC、HBM 做 2.5D 整合；或直接在 SoC（HBM）與 TSV Interposer 蝕刻微流道，以 HB 鍵合讓冷卻液貼近晶片流動；講者稱 solder 可靠度問題早已預見，改用 Cu 連接可避免。
- 結論：3D HB 將是半導體封裝的重要趨勢；HB 專利申請高峰期已過，現階段是將專利技術逐一落實到產品（講者主張）。
應用場景
- Sony CIS 堆疊：W2W 混合鍵合先驅，已量產。
- 3D NAND：邏輯與記憶體陣列分離製造後鍵合，提高製程最佳化彈性。
- 台積 SoIC：D2W 邏輯堆疊，用於 HPC / AI 高密度互連。
- HBM4：D2W 混合鍵合導入中，取決於層數、封裝高度、散熱與成本。
- CFET / sequential 3D / logic-memory fusion：若未來邏輯與嵌入式記憶體朝垂直堆疊發展，鍵合、低溫製程、表面平坦度與 overlay 將成為比單一電晶體尺寸更關鍵的工程限制。
相關技術
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技術_CollectiveD2W — 集體式 D2W：重組載板批次鍵合換吞吐
- 技術_TSV
- 技術_3D堆疊SRAM
- 技術_HBM
- 技術_CoWoS
- 技術_TCB熱壓接合
- 技術_Wafer-bonded NAND
投資觀察 / 台股映射
- 3131_弘塑（櫃）：SoIC 濕製程清洗受惠者，需追蹤台積 SoIC / hybrid bonding 擴產節奏。
- 辛耘(3583)：EVG 代理與濕製程設備角色，受惠程度取決於設備代理與自製設備認列結構。
- 1560_中砂（市）：CMP 鑽石修整碟，Dishing 控制精度的關鍵耗材，受惠於高平坦度 CMP 需求。
- 1773_勝一（市）：CMP 後、電漿活化前洗淨液，去除研磨殘留以確保接合面潔淨。
- 6937_天虹（市）：SiCN/SiO₂ 介電層 ALD 均勻沉積、電漿去殘膠，混合鍵合前段乾製程供應商。
- 6812_梭特（興）：有官方 Hybrid Bonding DB-22HP 設備頁，屬台灣 D2W hybrid bonder 設備觀察；但 2024 年報導顯示短期資源也轉向 TC bond / micro bonding。
- 麥科先進（未）：由 Micro LED 雷射 / 自動化設備切入 HBM TCB、Hybrid Bonding 與 CPO 設備；目前 Hybrid Bonding 屬 2026H2 開發 / 推廣階段，需追蹤客戶驗證。
- 7853_政美應用（興）：Hybrid Bonding AOI 檢測平台（全域對位、平整度、缺陷分類），鍵合對微粒/平整度極敏感使檢測站點價值上升；主要客戶日月光，已進台積電相關供應鏈。
- 8028_昇陽半導體（市）：晶圓薄化能力與 3D 堆疊前段準備相關。
- 8027_鈦昇（櫃）：TGV 雷射設備屬玻璃基板相關，與混合鍵合不是同一製程，但同屬高階封裝材料/基板升級觀察鏈。
- 6770_力積電（市）：WoW（Wafer-on-Wafer） 應用——以 Hybrid Bonding 將 4/8 層 DRAM 堆疊於邏輯晶片，鎖定低功耗穿戴（智慧眼鏡）；投入 Hybrid Bonding 5–6 年、4 層已驗證、去年出貨 750 套模組；公司視為 HBM micro-bumping 遇瓶頸後的轉向路線（活動_力積電法說_2026Q1_20260630，2026 Q1 法說）。
導入節奏
混合鍵合不是單純替代所有 TCB，而是在互連 pitch、封裝高度、散熱與頻寬需求逼近微凸塊極限時提高滲透率（thesis，中信心）。
國泰講座：Hybrid Bonding 量化效益與應用案例（2026-10-29）
來源：memo_國泰證期_先進封裝HBM矽光子技術解析_20261029（講座 Memo，講者口徑）
- 動機：凸塊尺寸約 50–100 µm、微凸塊約 10–30 µm；間距持續縮小後，凸塊受壓外溢影響密度，轉向 Cu-Cu 直接接合的 Hybrid Bonding。講者稱其熱循環控制與對準精度要求極高，目前 Sony CIS 做得最好。
- 3D 封裝關鍵技術：矽穿孔（TSV）、中介層／RDL 與凸塊；L/S 達 2/2 µm 以下為 HPC 晶片互連門檻。
- HBM 16 層效益：堆疊厚度 755 → 595 µm（約 −20%）、電極間距 20 → 10 µm、通道密度 2,500 → 10,000／mm²（約 4 倍），細節與口徑並列見 技術_HBM。
- 後續應用：HBM、3D NAND、3D DRAM、HBF、台積電 SoIC 與矽光子封裝。
- 應用案例：AMD Ryzen 7 5700X3D 以 3D V-Cache 在 32 MB L3 上再堆疊 64 MB，與 Ryzen 9 5900X 相比 FPS 提升 12%；Graphcore Bow IPU 以 WoW 將 PMIC 垂直堆疊於台積電 7 奈米運算晶片上，使供電一致。系統複雜度提升使 PMIC 用量增加、推升 8 吋產能需求（見 技術_PMIC）。
來源
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memo_國泰證期_先進封裝HBM矽光子技術解析_20261029 — 國泰證期研究部講座 Memo，2026-10-29；凸塊→Hybrid Bonding 動機、HBM 16 層效益、3D V-Cache 與 Bow IPU 案例
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活動_TPCA-HybridBonding趨勢論壇_珩石筆記_王騏杰_20261024，珩石王騏杰論壇筆記，2026-10-24（HB 趨勢五大方向、已量產案例清單、玻璃／CPO／微流道散熱等新興架構；講者未載明）
- 活動_AI晶片封裝講座_珩石筆記_20261014，珩石 kevin 講座筆記，2026-10-14（接點階梯、微凸塊溢錫短路極限、HBM4 16Hi 動機；講者未載明）
- 技術原理為公開知識；產業數據來自 2026-05 網路彙整(gemini)，URL 多不可考，已交叉核對，精確數字待原始論文/法說核對。
- 6812_梭特（興）：Saultech 官方 Hybrid Bonding 產品頁與 2023-08-27 新聞稿；TechNews 2024-05-15。
- 麥科先進（未）：麥科先進官網；經濟日報 2025 先進封裝設備報導；TechNews 2025 SEMI Taiwan 報導。
- memo_HfO2_FeFET_logic_memory_fusion_20260526，使用者 memo，2026-05-26（CFET / sequential 3D / logic-memory fusion 對鍵合與平坦化的長期含義）
- 報告_SemiAnalysis_ECTC2026先進封裝_20260702，SemiAnalysis，2026-07-02（低溫鍵合兩路線：有機介電質 150–200°C、細晶銅 175–200°C；AMAT/EVG 450nm pitch 98% 良率；CEA-Leti 100°C）
- web_HybridBonding製程流_SemiAnalysis_20260717，SemiAnalysis Advanced Packaging Part 5（TSV via-middle、鍵合層 damascene、5nm recess、1µm 微粒→10mm 空洞、ISO 1-3 無塵室、W2W sub-50nm 對位、W2W/D2W 成本交叉；付費牆前段落）
- web_混合鍵合加速_SemiEng_20260717，Semiconductor Engineering, Laura Peters（W2W 流程細節、TEL/IBM 矽載板雷射剝離、Leti/Intel 水滴自組裝 collective D2W 對位 <400nm、nanotwinned/fine-grain 銅降熱預算、活化-鍵合 lag time）
- web_混合鍵合替代材料_SemiEng_20260717，Semiconductor Engineering, Katherine Derbyshire（SiCN、Ag/Ru 鈍化金屬、SAM、BCB + Ar 電漿硬化 CMP、imec Cu/SiCN 400nm pitch）
- web_微凸塊vs混合鍵合_SemiEng_20260717，Semiconductor Engineering, Mark LaPedus（微凸塊 40µm→10µm 微縮極限、TCB 對位能力、W2W/D2W 流程對比、UMC/Leti/Besi 觀點）
- web_細間距混合鍵合量產挑戰_SemiEng_20260722，Semiconductor Engineering, Gregory Haley，2026-07-16（6µm 商用甜蜜點、OSAT 局部潔淨、TBM TTV 剛性介面、幾何預算、queue time、跨公司製程窗與 ADK）
- 報告_Jefferies_日本半導體後端封裝趨勢_20260721，Jefferies，2026-07-21（橫濱國立大學井上史大教授研討會：混合鍵合＝BEOL 跨晶片重新定義框架、CMOS2.0／Tau Scaling Law 背景、日系 MAS-CBA NAND 應用）
- 報告_ChipScaleReview_Winter2026期刊_20260122，Chip Scale Review，2026-01（ECTC 2025 混合鍵合座談：Adeia／KLA／imec／Toray／Samsung／AMD；<50nm 對位、die 翹曲 <100nm、CSAM 10µm 解析度不足、Yole HB CAGR 18%）
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