混合鍵合

定義

混合鍵合（hybrid bonding）是以介電質與銅同時直接鍵合的高密度 3D 互連技術。它用 Cu-Cu 直接接合取代傳統微凸塊，省去銲料凸塊高度，可縮小互連間距、降低電阻與熱阻，並降低封裝厚度。

混合鍵合是 3D NAND、CIS 堆疊、台積 SoIC、未來 HBM4 與高階 chiplet 垂直整合的重要製程基礎。

圖解

flowchart LR
    subgraph Micro["微凸塊接合"]
        A1[上晶粒 Cu pad] --> B1[銲料 / Cu pillar 凸塊]
        B1 --> C1[下晶粒 Cu pad]
        P1[Pitch 約 20-40um] --> B1
    end
    subgraph Hybrid["混合鍵合"]
        A2[上晶粒 Cu pad + SiO2] --> B2[介電質常溫鍵合]
        B2 --> C2[退火後 Cu-Cu 擴散接合]
        C2 --> D2[下晶粒 Cu pad + SiO2]
        P2[Pitch 可小於 10um] --> C2
    end

圖說：微凸塊依賴 Cu pillar / 銲料形成垂直互連；混合鍵合讓介電質與銅 pad 直接對接，省去凸塊高度並提高互連密度。

技術原理

混合鍵合先讓兩片晶圓或晶粒的介電質表面在常溫下貼合，之後透過退火使銅 pad 擴散並形成金屬接合。關鍵在於表面必須極度平坦、潔淨且精準對準。

表面通常需經 CMP 達到 <~1nm RMS 的粗糙度等級，且 overlay 對準精度需進入 <~0.2-0.5um 區間。微粒、刮痕、局部凹陷或銅 dishing 都可能造成空洞、開路或接合強度不足。

製程深度：介電層結構與 Dishing 控制

混合鍵合的介電層已從單一 SiO₂ 演進至 SiCN/SiO₂/SiCN 三明治結構：SiCN 具備銅離子阻障特性與高表面電漿活化率，防止退火時銅擴散至絕緣層造成漏電，同時提高常溫貼合的親水鍵結強度。

銅 Dishing 控制是 CMP 後的核心難題。銅硬度低於介電層，CMP 研磨後銅面形成微小凹陷；室溫貼合時此凹陷需精準控制在工程窗口（約 1-3nm）內：過深則退火銅膨脹後無法填滿造成開路；過淺則銅面先頂住導致介電層無法貼合、親水鍵結失效。這要求 CMP 粗糙度達 RMS < ~0.5nm 等級，也是 CMP 修整碟（conditioner）在此製程中的精度關鍵所在。

W2W（wafer-to-wafer）適合同尺寸、同良率輪廓且高度重複的產品，如 CIS 堆疊與部分 3D NAND。D2W（die-to-wafer）則把已知良晶貼到目標晶圓上，適用 HBM、SoIC 與異質邏輯晶片，但需要 KGD（known good die）管理，吞吐與良率控制難度更高。

關鍵參數 / 判斷指標

技術瓶頸 / 風險

• 表面潔淨與微粒控制門檻高，任何局部污染都可能導致接合缺陷。
• CMP 均勻度、銅凹陷與介電質平坦度直接影響接合品質。
• D2W 設備吞吐、對準精度與 KGD 管理會拉高成本。
• 混合鍵合設備與製程成本高，導入時點取決於互連密度、散熱、高度與總成本的取捨。

關鍵廠商

ECTC 2026 低溫化與微縮進展（SemiAnalysis 2026-07-02）

ECTC 2026 的公開問題是：在降低鍵合溫度的同時保持介面極度平坦潔淨。兩條材料路線突出：

1. 有機介電質（機械柔順性提高對微粒/粗糙度容忍、降低鍵合應力） - Mitsui Chemicals + ASE：200°C 無壓力 Cu/聚合物鍵合 @10µm pitch - TOK + NYCU（陽明交大）：150°C、10 秒鍵合製程；200°C 樣品通過可靠度測試電阻穩定

2. 細晶銅（fine-grain Cu，晶界密度高→低溫加速銅擴散） - Intel：細晶銅 + 低溫介電堆疊，175°C/200°C 退火後均勻晶圓鍵合；電性良率 ~60%（W2W 測試載具，Intel 稱為下限值）

Pitch 極限與良率 - Applied Materials + EV Group：450nm pitch W2W 鍵合，2,000 萬鏈結 98% 良率；失效分析發現開路與銅介面 BTA（苯并三唑）碳殘留相關，PVD TaN/Ta 阻障層顯著改善良率 - CEA-Leti：100°C 退火（無電漿活化）>97% 良率

SemiAnalysis 總結：pitch 與溫度同時下降需要銅、介電質、CMP、表面處理、退火共同最佳化；預期 2027 起材料商與設備商持續改善 post-bond 良率。

圖說：Intel 細晶銅 C-SAM 鍵合圖——FG-Cu_v1（175°C/200°C 各 1h）與 v2（200°C 1h）晶圓均無空洞。來源：Intel, ECTC 2026 © SemiAnalysis

HBM 端的 HCB（hybrid copper bonding）熱阻效益（stack 級 −19~29%）見 技術_HBM。

應用場景

• Sony CIS 堆疊：W2W 混合鍵合先驅，已量產。
• 3D NAND：邏輯與記憶體陣列分離製造後鍵合，提高製程最佳化彈性。
• 台積 SoIC：D2W 邏輯堆疊，用於 HPC / AI 高密度互連。
• HBM4：D2W 混合鍵合導入中，取決於層數、封裝高度、散熱與成本。
• CFET / sequential 3D / logic-memory fusion：若未來邏輯與嵌入式記憶體朝垂直堆疊發展，鍵合、低溫製程、表面平坦度與 overlay 將成為比單一電晶體尺寸更關鍵的工程限制。

相關技術

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• 技術_3D堆疊SRAM
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• 技術_CoWoS
• 技術_TCB熱壓接合
• 技術_Wafer-bonded NAND

投資觀察 / 台股映射

• 3131_弘塑（櫃）：SoIC 濕製程清洗受惠者，需追蹤台積 SoIC / hybrid bonding 擴產節奏。
• 辛耘(3583)：EVG 代理與濕製程設備角色，受惠程度取決於設備代理與自製設備認列結構。
• 1560_中砂（市）：CMP 鑽石修整碟，Dishing 控制精度的關鍵耗材，受惠於高平坦度 CMP 需求。
• 1773_勝一（市）：CMP 後、電漿活化前洗淨液，去除研磨殘留以確保接合面潔淨。
• 6937_天虹（市）：SiCN/SiO₂ 介電層 ALD 均勻沉積、電漿去殘膠，混合鍵合前段乾製程供應商。
• 6812_梭特（興）：有官方 Hybrid Bonding DB-22HP 設備頁，屬台灣 D2W hybrid bonder 設備觀察；但 2024 年報導顯示短期資源也轉向 TC bond / micro bonding。
• 麥科先進（未）：由 Micro LED 雷射 / 自動化設備切入 HBM TCB、Hybrid Bonding 與 CPO 設備；目前 Hybrid Bonding 屬 2026H2 開發 / 推廣階段，需追蹤客戶驗證。
• 8028_昇陽半導體（市）：晶圓薄化能力與 3D 堆疊前段準備相關。
• 8027_鈦昇（櫃）：TGV 雷射設備屬玻璃基板相關，與混合鍵合不是同一製程，但同屬高階封裝材料/基板升級觀察鏈。
• 6770_力積電（市）：WoW（Wafer-on-Wafer） 應用——以 Hybrid Bonding 將 4/8 層 DRAM 堆疊於邏輯晶片，鎖定低功耗穿戴（智慧眼鏡）；投入 Hybrid Bonding 5–6 年、4 層已驗證、去年出貨 750 套模組；公司視為 HBM micro-bumping 遇瓶頸後的轉向路線（活動_力積電法說_2026Q1_20260630，2026 Q1 法說）。

來源

• 技術原理為公開知識；產業數據來自 2026-05 網路彙整(gemini)，URL 多不可考，已交叉核對，精確數字待原始論文/法說核對。
• 6812_梭特（興）：Saultech 官方 Hybrid Bonding 產品頁與 2023-08-27 新聞稿；TechNews 2024-05-15。
• 麥科先進（未）：麥科先進官網；經濟日報 2025 先進封裝設備報導；TechNews 2025 SEMI Taiwan 報導。
• memo_HfO2_FeFET_logic_memory_fusion_20260526，使用者 memo，2026-05-26（CFET / sequential 3D / logic-memory fusion 對鍵合與平坦化的長期含義）
• 報告_SemiAnalysis_ECTC2026先進封裝_20260702，SemiAnalysis，2026-07-02（低溫鍵合兩路線：有機介電質 150–200°C、細晶銅 175–200°C；AMAT/EVG 450nm pitch 98% 良率；CEA-Leti 100°C）

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