問題背景
SK hynix 2026-08-20 發稿宣稱在 Nature Electronics 發表 CPO 技術路線圖，方向是把光互連一路延伸到記憶體介面、讓多顆加速器共享記憶體池。市場關心的是：如果 HBM 頻寬要走光，需要多少 FAU／多少光通道？相對現在的 CPO 交換器是幾倍？
本頁把這個問題拆成可驗算的物理帳，並得出一個與直覺相反的結論：瓶頸不是頻寬也不是成本，是封裝周長（beachfront）；而繞過這條限制的路線，對應的是完全不同的台廠名單。
查詢結果
關鍵發現一：這是學術綜述，不是企業路線圖
| 項目 | 實際情況 |
|---|---|
| 論文性質 | Review Article，Nature Electronics 9, 853–867 |
| 作者 | 11 位，SK hynix 僅 1 位（Seunghoon Hong，AI Infra Optimization Team） |
| 初稿撰寫 | 由 UVA、UIUC、NTU、MIT、延世等學術單位六位共同第一作者完成，無 SK hynix 人員；Hong 僅參與投稿前 review 與 editing |
| 資金來源 | 美國 AFOSR／NSF、韓國 NRF／KIAT、新加坡 MOE／ASTAR——無 SK hynix* |
| 時間 | 2025-11-18 投稿、2026-07-08 接受、2026-08-19 上線（內容為九個月前狀態） |
| 三個目標值的出處 | >100 Tb/s／節點、<1 pJ/bit、<10 ns 只出現在新聞稿，不在論文摘要 |
| 時程／客戶／產品 | 論文與新聞稿均未提供 |
判讀：技術內容價值不受影響，但這不是 SK hynix 的產品承諾，公司對它沒有交付義務。引用時須區分「企業路線圖」與「學界綜述掛名」。
關鍵發現二：現行 CPO 的每纖容量約 100 Gbps（可對帳的自洽模型）
庫內原本沒有直接記載 Quantum-X 每根光纖載多少頻寬。用美銀（2026-07-14）的實裝數字回推可得一個自洽模型：
1 顆 OE = 1.6 T
光學側 = 16 lanes × 100G
資料纖 = 16 TX + 16 RX = 32 根
供光纖（ELS 送 CW） = 約 4 根
─────────────────────────────────────
合計 = 36 根 ← 正好等於美銀記載的 36-channel dFAU
整台 Quantum-X 驗算：72 OE × 36 channel ＝ 2,592 根光纖，其中資料纖 2,304 根 × 100G ＝ 230.4T 雙向 ＝ 115.2T 單向淨頻寬，與 技術_COUPE 記載的 115.2T 計算鏈完全吻合。
與 COUPE 頁「8 lanes × 200G」的關係
技術_COUPE 記載的「1 顆光引擎＝8 lanes × 200 Gbps＝1.6T」應為進入 OE 的電氣 lane；光學側再拆為 16×100G。兩者不衝突，但估算光纖／channel 數時必須用光學側口徑，用電氣 lane 會少算一半。
所以現行基準是：CPO 每根光纖約 100 Gbps，一台 115.2T 交換器約需 2,600 根光纖、72 顆 FAU。
關鍵發現三：beachfront 才是真正的天花板
技術_FAU 記載的物理限制（穎崴 2026-05-14）：單排光纖密度約 8 根/mm、間距 80-100 μm、超過 2 排受機架空間限制。這是一維邊緣限制——FAU 只能沿封裝邊緣排。
用 8 根/mm 換算所需邊長：
| 情境 | 頻寬 | 光纖數（@100G/纖） | 單排 beachfront | 可行性 |
|---|---|---|---|---|
| 現行 Quantum-X 交換器 | 115.2 T | 2,592 根 | 324 mm（分攤 4 顆 ASIC） | 已量產 |
| SK hynix 目標節點 | 100 T | 2,000 根 | 250 mm | 封裝周長 100mm 級 → 需 WDM |
| 單顆 HBM4E stack 全光化 | 32.8 T | 656 根 | 82 mm | stack 邊長 11mm 級 → 不可行 |
| 8-stack 封裝全光化 | 262 T | 5,248 根 | 656 mm | 不可行 |
| 16-stack 封裝全光化 | 525 T | 10,496 根 | 1,312 mm | 封裝周長差 13 倍 → 絕無可能 |
HBM stack 邊長 11mm 為依 HBM3E 尺寸推估，庫內無來源，待核對；但即使放寬到 15mm，結論不變。
第一個真結論：HBM 全頻寬光化在單波長下物理上做不到，不是成本問題。 要走通只有兩條路——把每纖容量用 WDM 拉高，或改用不受 beachfront 限制的架構（見發現四）。
這也解釋了 SK hynix 為什麼把目標訂在 100 Tb/s：100T 是一顆 16-stack 封裝 HBM 頻寬的 19%，剛好落在「加上 WDM 後 beachfront 排得下」的位置。這個數字不是野心不足，是物理約束下的最大值。
關鍵發現四：論文 roadmap 裡有兩條物理上不相容的路線
論文參考文獻中有一整條 microLED 光互連的引用，且論文 Subject 標籤含 Inorganic LEDs，Lee 教授訪談明言下一步是「基於 microLED 的大規模並列光互連」。
| SiPh ＋ WDM 路線 | microLED wide-and-slow 路線 | |
|---|---|---|
| 代表引用 | Liang（DWDM SiPh 平台）、Lee B.G.（optics onto silicon interposer） | Pezeshki（OFC 2024）：304 通道、總計 1 Tbps、sub-pJ/bit；Benyahya（SIGCOMM 2025）MOSAIC：wide-and-slow ＋ microLED |
| 每通道速率 | 100 G ~ 200 G | 約 3.3 Gbps（1 Tbps ÷ 304 ch） |
| 100 Tb/s 所需通道數 | 63 ~ 2,000 | 10,000 ~ 30,000 |
| 出光幾何 | 一維邊緣（FAU 沿封裝邊排） | 二維面陣列 |
| 受 beachfront 限制 | 是（8 根/mm 硬限） | 否——直接繞過 |
| 對位要求 | 單模光纖，容差 ±10~18 μm，纖芯 9 μm | 多模／成像光學，容差寬鬆得多 |
| 台廠對應 | 3363_上詮（櫃）、3008_大立光（市）、3406_玉晶光（市）、3362_先進光（櫃）、3019_亞光（市）、HIMX.US(himax) | 巨量轉移／面陣列／檢測：6706_惠特（市）、6937_天虹（市）、3673_TPK-KY（市）、錼創（未建頁） |
這推翻了庫內 技術_MicroLED_CPO 的一條核心判斷
該頁列 microLED CPO 的致命瓶頸之一為「響應速度受載子壽命限制，僅數百 MHz–數 GHz，無法滿足 CPO 100G/200G 單通道需求」。 但 MOSAIC（SIGCOMM 2025）的整個立論就是 wide-and-slow——它不跟 SiPh 比單通道速度，而是用一萬個慢通道取勝。在這個架構下，「單通道只有數 Gbps」不是瓶頸，是設計前提。 Pezeshki 的 304 通道／1 Tbps／sub-pJ/bit 已是實測 IC，每通道 3.3 Gbps 正落在 microLED 的能力區間內。 結論：庫內對 microLED CPO 的死刑判決是建立在「必須單通道追上 SiPh」的假設上，而該假設在 wide-and-slow 架構下不成立。該頁需要修正。
關鍵發現五：與 CXL 對比才看得出光互連的存在理由
| 方案 | 頻寬 | 延遲（load-to-use） |
|---|---|---|
| 本地 HBM4E ×16（封裝內電氣） | 525 Tb/s | 約 100–150 ns |
| SK hynix 光記憶體池（目標） | 100 Tb/s | 光鏈 <10 ns（僅物理層，總延遲未給） |
| CXL @ PCIe 6.0 x16 | 約 1.0 Tb/s 單向 | 170–250 ns |
| CXL @ PCIe 7.0 x16 | 約 2.05 Tb/s 單向 | 類似 |
CXL 頻寬與延遲數字為業界通用規格，庫內 技術_CXL 未記載，非本次來源提供，引用前建議另行查證。
- CXL 池化在 AI 做不起來的原因是頻寬差兩個數量級：CXL 只有本地 HBM 的約 0.2%，把記憶體搬到 CXL 池等於降速 500 倍。在 CPU 的 DDR 世界可接受（本地 DDR5 單通道也才約 0.4 Tb/s），在 GPU 的 HBM 世界完全不成比例。
- 光的 100T 是本地的 19%、降速約 5 倍——這是第一次進到「部分工作負載可以忍」的範圍。這就是光互連相對 CXL 的唯一真正突破點。
- 物理面的佐證：要用 PCIe 6.0 湊到 100 Tb/s 需要約 780 條 lane，封裝排不下（旗艦 GPU 對外約 128 條 PCIe lane 等級）。所以不是「光比較好」的選擇題，是電氣做不到——與 beachfront 是同一個約束的兩種表現。
延遲的比較是不對等的，不要照抄「快 20 倍」
<10 ns 是 chip-to-chip 物理鏈路；CXL 的 170–250 ns 是 load-to-use 含協定與控制器。CXL 那 200 ns 大部分不是傳輸時間而是協定開銷。光方案若同樣要跑 coherence protocol，總延遲不會停在 10 ns——Lee 教授訪談自己就把「developing coherence protocols」列為未解挑戰。合理估光記憶體池的 load-to-use 落在 50–150 ns（DRAM array 本身即需 40–60 ns），優於 CXL 但約 2–4 倍而非 20 倍。
關鍵發現六：<10 ns 反推出的距離上限，與「pod 級」宣稱有張力
單模光纖中光速約 5 ns/公尺（n≈1.47）。因此：
- 10 ns 的純飛行時間距離上限＝2 公尺（假設光電轉換零延遲）
- 實際 CPO 的 TX＋RX 電路延遲約 5–10 ns，留給光纖的僅剩 1–2 ns ≈ 不到 0.5 公尺
推論：memory pool 只能放在同一機櫃內、極可能是同一托盤上。 但新聞稿明講要解決「rack and pod levels」的瓶頸——論文的延遲目標與其宣稱的 pod 級應用之間存在張力。合理解讀是 <10 ns 只適用 rack 內 XPU↔memory，pod 級走的是另一套延遲寬鬆的網路層，但新聞稿未拆開說明。
這對供應鏈的含意很具體：距離不到 1 公尺，代表這條鏈幾乎不需要長距光纖、連接器與模組，受惠面集中在封裝內／封裝旁的耦合環節。
關鍵發現七：把四種方案放進記憶體階層，光互連的定位才清楚
修正：「CXL 池化在 AI 做不起來」是比錯對手
發現五用 CXL 對比本地 HBM（差約 500 倍）得出「CXL 在 AI 推不動」。這個比較在「取代 HBM 當計算記憶體」的命題下成立，但在 KV cache 場景下比錯了對手——CXL 記憶體池實際競爭的是 NVMe SSD offload，不是 HBM： - NVMe SSD：約 0.1 Tb/s、延遲約 100 μs - CXL：約 1–2 Tb/s、延遲約 200 ns - CXL 對 SSD 是頻寬快約 10 倍、延遲快約 500 倍
庫內 分析_CXL記憶體解耦投資邏輯_20260610 已記載實證：Beluga 論文以 CXL 承接 LLM KV Cache，vLLM TTFT −89.6%、throughput +7.35x。因此正確表述應為：CXL 取代不了 HBM，但作為 KV cache 的 warm tier 是成立的。
為什麼 KV cache 成為主戰場：需求重心由訓練轉推論；long context／agentic／多輪對話使 KV cache 暴增；prefix caching 讓 KV cache 由「用完即丟」變成「載入一次、多請求共用」，因此「放在慢一層」變得可接受；加上記憶體漲價（2026-08 多家法說證實缺料，見 活動_可成2474_法人座談逐字稿_20260821、活動_創惟6104_2Q26法說逐字稿_20260821、活動_TPK-KY3673_2Q26法說逐字稿_20260821），用便宜 DDR 換昂貴 HBM 有經濟誘因。
關鍵前提：KV cache 的牆是容量不是頻寬。 HBM 頻寬 525 Tb/s，但容量僅 288–576 GB 且模型權重先占去大半——所以它可以往下沉一層。
記憶體階層與斷層
| 層級 | 頻寬 | 延遲 | 容量 | 狀態 |
|---|---|---|---|---|
| HBM4E ×16（封裝內電氣） | 525 Tb/s | 約 150 ns | 288–576 GB | 現行；放權重 ＋ hot KV |
| ← 斷層約 500 倍 → | ||||
| 光記憶體池（本頁主題） | 100 Tb/s | 估 50–150 ns | TB 級 | 無時程；補的正是這個斷層 |
| CXL／DDR5 池 | 1–2 Tb/s | 約 200 ns | TB 級 | 現在唯一成熟可買 |
| HBF（NAND 堆疊，封裝內） | 目標近 HBM 級 | μs 級（NAND 本質） | HBM 的 8–16 倍 | 3443_創意電子（市） 記 2027H2 量產驗證 |
| NVMe SSD | 約 0.1 Tb/s | 約 100 μs | 數十 TB | 現行 |
HBF 容量倍數與「H3 ＝ HBM＋HBF」出自 分析_記憶體創新六大路徑與TAM_MS_20260720（MS，2026-07-20）；CXL／SSD 規格為業界通用值，非庫內來源。
四種方案的分工（不是互相取代）
| 方案 | 補哪一段 | 時間 | 台廠對應 |
|---|---|---|---|
| CXL 記憶體池 | SSD 之上、HBM 之下的 warm tier | 現在（2026-27） | 幾乎無台廠；控制器為 ALAB.US(asteralabs)、Montage |
| HBF（NAND 堆疊） | 封裝內補容量（非頻寬）；只能放冷資料 | 2027-2028 | 3443_創意電子（市）（HBF 相關案 2027H2 驗證） |
| 光互連記憶體池 | 補 HBM↔CXL 之間 500 倍的斷層 | 2029+／無時程 | FAU 鏈（上詮、大立光等） |
| microLED CPO | 不是獨立層級——是光互連的實作路線之一，解 beachfront 幾何問題 | 更遠 | 巨量轉移／面陣列鏈（惠特、天虹等） |
兩個結構性判讀
- SK hynix 三條路全押：HBM 本業 ＋ 與 SanDisk 共推 HBF 標準 ＋ 光互連論文。不論記憶體階層最終如何重排，每一層它都在——這比判斷哪條技術會贏更能解釋它的行為。
- 三條路對台廠的受惠名單幾乎不重疊（CXL 無台廠／HBF 是創意／光是 FAU 或 microLED 鏈）。因此押哪條路等同選完全不同的股票，這是本主題對投資最實際的含意。
投資重點 memo
| 重點 | 投資含義 | 相關標的 | 信心 |
|---|---|---|---|
| 記憶體側 FAU 顆數不會爆，但每顆 channel 數會跳（36 → 128+） | 受惠方式是 ASP 升級而非出貨量爆發；與美銀「規格 migrate 到 70-100 channel 有 content value 上升空間」一致 | 3363_上詮（櫃）、3008_大立光（市） | 中高 |
| beachfront 是硬限制，必然綁 WDM | DWDM 濾光片、comb laser、MRM 等 WDM 元件重要性上升；與 分析_TFF_DWDM與AI網路三種Scale關係_20260525「scale-up 多光纖化對離散 TFF 的反向風險」形成對沖情境 | TFF／光被動元件鏈 | 中高 |
| microLED wide-and-slow 繞過 beachfront，且庫內否定它的理由已不成立 | 若此路線成真，受惠者是巨量轉移與面陣列檢測，與 FAU 鏈幾乎不重疊——這是目前市場完全沒在定價的分支 | 6706_惠特（市）、6937_天虹（市）、3673_TPK-KY（市）、錼創 | 中 |
| 距離 <1 公尺 | 長距光纖／連接器／模組不受惠；受惠集中在封裝內耦合 | — | 中高 |
| 光方案對 CXL 是「先利多、後封頂」 | 未來 5-10 年 CXL 仍是唯一可行池化手段、需求不受影響；但光方案若成真，CXL 在 AI 場景天花板被封死，只剩 CPU DDR 擴展市場 | ALAB.US(asteralabs) | 中 |
| CXL 在 KV cache 的對手是 NVMe SSD 而非 HBM（頻寬快 10 倍、延遲快 500 倍） | CXL 池化在推論場景成立，是現在唯一可買的一層；光方案不影響其未來 5-10 年需求 | ALAB.US(asteralabs) | 中高 |
| HBF 在封裝內補容量、與 CXL 互補而非競爭 | 台廠受惠點為 ASIC 設計服務，非光學鏈 | 3443_創意電子（市） | 中 |
| 論文級承諾，非企業承諾 | 2026-2027 對任何台廠營收零影響；屬題材與定位，不可當訂單推估 | — | 高 |
Insight 結論
| 結論 | 投資含義 | 信心 |
|---|---|---|
| HBM 全頻寬光化在單波長下物理不可行（16-stack 需 1,312mm beachfront，差 13 倍） | 任何「HBM 光化 → FAU 需求爆量」的推論都要先過 beachfront 這關 | 高 |
| SK hynix 的 100 Tb/s ＝ 16-stack 封裝 HBM 頻寬的 19%，是容量池不是頻寬池 | 本地 HBM 不會被取代；DRAM 總量成長的邏輯成立，HBM 被替代的邏輯不成立 | 中高 |
| 記憶體側光互連的 FAU 用量 ≈ 0.87 台 Quantum-X 交換器（2,000 根 vs 2,592 根） | 量級相當、非數量級跳升 | 中 |
| 論文含兩條不相容路線，勝負決定完全不同的台廠名單 | 這是本主題最大的未定價分歧，值得持續追蹤 | 中 |
| 光互連相對 CXL 的優勢在頻寬（24–50 倍）而非延遲（2–4 倍） | 敘事上要押頻寬不要押延遲 | 中高 |
數據彙整
| 項目 | 數值 | 來源 | 日期 |
|---|---|---|---|
| 論文目標：每節點頻寬 | >100 Tb/s | SK hynix 新聞稿 | 2026-08-20 |
| 論文目標：能耗 | <1 pJ/bit（反推 100 Tb/s × 1 pJ/bit ＝ 100 W／節點） | 同上 | 2026-08-20 |
| 論文目標：晶片間延遲 | <10 ns（反推距離上限 2 公尺，扣電路後 <0.5 公尺） | 同上 | 2026-08-20 |
| 算力 vs 互連頻寬成長差 | 算力每兩年 ×3、互連頻寬僅 ×1.4 | 同上 | 2026-08-20 |
| 現行 CPO 每纖容量 | 約 100 Gbps（由 36-channel dFAU 反推） | 報告_ML_FAU光纖陣列CPO_20260714 ＋ 技術_COUPE | 2026-08-22 推算 |
| Quantum-X 光纖總數 | 約 2,592 根（72 FAU × 36 ch） | 同上 | 2026-08-22 推算 |
| FAU 單排密度 | 8 根/mm、間距 80-100 μm、>2 排受限 | 技術_FAU（穎崴） | 2026-05-14 |
| HBM4E 單堆疊頻寬 | 4.1 TB/s ＝ 32.8 Tb/s | 技術_客製HBM | 2026-07-02 |
| microLED 收發 IC 實測 | 304 通道／1 Tbps／sub-pJ/bit ＝ 每通道 3.3 Gbps | Pezeshki, OFC 2024（論文參考文獻） | 2024 |
關鍵 Claim
| Claim | 類型 | 來源 | 日期 | 信心 |
|---|---|---|---|---|
| 論文為 Review Article，SK hynix 僅 1 位作者且未參與初稿撰寫 | fact | web_SKhynix_CPO路線圖_NatureElectronics_20260822 | 2026-08-22 | 高 |
| >100 Tb/s、<1 pJ/bit、<10 ns 三個目標值只出現在新聞稿、不在論文摘要 | fact | 同上 | 2026-08-22 | 高 |
| 論文未提供任何量產時程、客戶或產品計畫 | fact | 同上 | 2026-08-22 | 高 |
| Lee 教授明言下一步為基於 microLED 的大規模並列光互連 | fact（受訪原文） | 同上 | 2026-08-22 | 高 |
| 現行 CPO 每根光纖約 100 Gbps、Quantum-X 約 2,592 根纖 | estimate（推算，待核對） | 本頁推算 | 2026-08-22 | 中 |
| 16-stack 封裝全光化需 1,312 mm beachfront，物理不可行 | estimate（推算） | 本頁推算 | 2026-08-22 | 中高 |
| microLED wide-and-slow 每通道約 3.3 Gbps，100 Tb/s 需約 30,000 通道 | estimate（依 Pezeshki 實測外推） | 本頁推算 | 2026-08-22 | 中 |
結論／投資觀點
核心結論一句話：記憶體光互連的天花板是封裝周長，不是頻寬也不是成本；而繞過這條天花板的路線（microLED 面陣列）對應的台廠名單，與市場現在在買的 FAU 鏈幾乎不重疊。 投資含義：FAU 鏈受惠方式是 ASP 升級（36→128 channel）而非顆數爆量；真正未被定價的是 microLED wide-and-slow 分支。時程上 2026-2027 零影響。 信心水準：中（物理推算可驗算，但論文正文未取得、每纖容量為反推值）
待確認事項
- [ ] 取得 Nature 論文正文，確認 roadmap 表中的 lane 速率、波長數、channel 密度具體數字（可否透過機構訂閱或 SharedIt 連結）
- [ ] 核對 Quantum-X 每 OE 的實際光纖數與每纖容量（本頁 100 Gbps／36 根為反推，需一手規格）
- [ ] 核對 HBM stack 實際尺寸（本頁用 11mm 為 HBM3E 推估）
- [ ] 核對 CXL PCIe 6.0/7.0 頻寬與 load-to-use 延遲（庫內 技術_CXL 未記載）
- [ ] 追蹤訊號：SK hynix 是否把目標值往上修到 300–500 Tb/s 級——那才代表要做頻寬平移的 memory pool，而非容量池
- [ ] 技術_MicroLED_CPO 頁「頻寬瓶頸」段落需依 wide-and-slow 架構修正
來源引用
- web_SKhynix_CPO路線圖_NatureElectronics_20260822 — SK hynix Newsroom 官方新聞稿（2026-08-20）＋ Nature Electronics 論文摘要／作者／致謝／參考文獻（2026-08-19）
- 技術_FAU — beachfront 8 根/mm、對位容差、36-channel dFAU 與 FAU BOM
- 技術_COUPE — Quantum-X 115.2T 計算鏈
- 技術_客製HBM — HBM4E 4.1 TB/s
- 技術_MicroLED_CPO — 既有四大瓶頸判斷（本頁提出修正）
- 報告_ML_FAU光纖陣列CPO_20260714 — 美銀 FAU TAM 與 BOM 拆解（36-channel dFAU）