VPD

定義

VPD（Vertical Power Delivery，垂直供電） 指的是把電源轉換與供電路徑，從 GPU / ASIC 封裝「側邊、同平面」移到晶片「正下方、垂直方向」，讓大電流以最短路徑垂直注入核心，而不是沿 PCB 平面橫向繞行一大圈再爬升到晶片底部。

它是 AI 加速器核心電流衝上千安培級之後，對傳統 橫向供電（Lateral Power Delivery, LPD） 架構性瓶頸的回應。當前 GB200 / GB300 世代核心電流已達 >1000A、Vcore sub-1V，Rubin / Rubin Ultra 世代功耗再翻倍（單 compute unit 上看 30kW），核心電流上看 ~2000A 級。在這種電流密度下，電源「放在哪裡、怎麼進到晶片」本身就成為效率、散熱與板面積的決勝點——這就是 VPD 的問題意識。

圖解

LPD vs VPD 供電路徑對比

flowchart TB
    subgraph LPD[橫向供電 LPD（現行 GB200/GB300）]
        direction LR
        VrmL[VRM / DrMOS<br/>置於封裝側邊] -->|長橫向路徑<br/>高 R / 高 ESL| PkgL[封裝基板]
        PkgL -->|爬升 via| DieL[GPU Die 底部]
        DieL -.->|大 IR drop / I²R 損耗| LossL[效率↓ 板面積↑]
    end

    subgraph VPD[垂直供電 VPD（Rubin 世代方向）]
        direction TB
        VrmV[VRM / IVR / VPM<br/>置於晶片正下方] -->|最短垂直路徑<br/>低 R / 低 ESL| DieV[GPU Die 底部]
        DieV -.->|IR drop↓ 損耗↓<br/>釋出側邊與正面面積| GainV[效率↑ 訊號 routing↑]
    end

    classDef bad fill:#ffc9c9,color:#1a2b35
    classDef good fill:#b2f2bb,color:#1a2b35
    class LossL bad
    class GainV good

▲ LPD 把功率級放在封裝側邊，電流橫向繞行再垂直爬升，路徑長、IR drop 大、佔板面積大；VPD 把功率級移到晶片正下方垂直注入，路徑最短、寄生最低，並釋放側邊與正面空間給訊號 routing 與散熱。

VPD 三個層級

flowchart TB
    Sys[12V / 48V / 800V HVDC<br/>系統電源] --> L1

    subgraph L1[① 板級 / 模組級 VPM]
        VPM[Vertical Power Module<br/>置於 PCB 背面、晶片正下方]
    end
    subgraph L2[② 封裝級 背面 / 嵌入式供電]
        IVR2[IVR 整合式電壓調節器<br/>整合穩壓於封裝]
        Emb[嵌入式基板<br/>電容/電感/功率晶片內埋]
        FOPLP[3D FOPLP / 載板背面功率元件]
    end
    subgraph L3[③ 晶背級 BSPDN]
        BSP[Backside Power Rail<br/>晶背供電 + 正面訊號]
    end

    L1 --> L2 --> L3 --> Core[GPU / ASIC 核心<br/>sub-1V · 1000–2000A]

    classDef l1 fill:#a5d8ff,color:#1a2b35
    classDef l2 fill:#ffd8a8,color:#1a2b35
    classDef l3 fill:#c3fae8,color:#1a2b35
    classDef core fill:#fff3bf,color:#1a2b35
    class VPM l1
    class IVR2,Emb,FOPLP l2
    class BSP l3
    class Core core

▲ 越往下層，供電點越貼近核心、路徑越短，但製程與封裝難度、不可返修風險也越高。三個層級可疊加（VPM + 嵌入式 + BSPDN）。

為什麼需要 VPD（驅動力）

1. I²R 損耗隨電流平方放大：核心電流從數百安培升到 1000A、2000A 時，即使路徑電阻只有 mΩ 級，I²R 損耗也會從數十瓦衝到數百瓦，直接吃掉伺服器效率與 PUE。
2. IR drop 壓垮 sub-1V 供電裕度：Vcore 已低於 1V，橫向長路徑造成的電壓降（IR drop）會吃掉核心可用電壓裕度，逼著 VRM 拉高輸出補償、進一步增加損耗。
3. 封裝側邊面積見頂：LPD 需要在封裝四周塞入大量 DrMOS + 電感 + 電容，AI GPU 相數逐代爆量（單卡 60 相以上），側邊與正面板面積已無處可放，與高速訊號 routing 互相排擠。
4. 48V / 800V HVDC 上游趨勢：供應鏈_AI伺服器板上電源 的 HVDC 路線圖把輸入電壓拉高以降低上游電流，但最後一段降到 sub-1V 的巨大電流仍須產生在離核心最近處——這把最後一級轉換推向封裝 / 晶背（IVR、VPD）。
5. 瞬態響應：供電點越靠近核心，迴路電感（ESL）越小，對 GPU 突發負載的瞬態響應越快，去耦電容需求也可下降。

技術原理 / 三個實現層級

① 板級 / 模組級：LPM → VPM

把整顆電源模組從「封裝側邊（Lateral Power Module）」搬到「PCB 背面、晶片正下方（Vertical Power Module）」，電流穿過 PCB 垂直注入封裝底部。代表方案為 Vicor 的垂直供電模組與「電流倍增（current multiplier）」架構，專門針對 GPU 大電流核心設計；台廠 2308_台達電（市） 等電源模組廠亦朝高電流、高密度模組演進。

② 封裝級：背面 / 嵌入式供電

在封裝基板背面或內部布建供電： - 整合式穩壓（IVR）：把最後一級降壓整合進封裝 / 晶片，見 技術_IVR整合式電壓調節器。 - 嵌入式基板：把去耦電容、電感、薄化功率晶片內埋進載板，縮短 PDN 電流路徑、降低 ESL，見 技術_嵌入式基板。 - 載板背面功率元件 / 3D FOPLP：6920_恆勁科技（興） 法說揭露 C3iM / FOPLP 朝「垂直供電 / 3D FOPLP」演進，以厚銅柱（70μm）+ molding compound 載板承載高電流與功率元件內埋。

③ 晶背級：BSPDN（→ 詳見 技術_BSPDN）

最徹底的垂直化——在晶圓背面布電源軌、正面留訊號軌，把供電與訊號分層，徹底解開正面 routing 壅塞並降低晶片內 IR drop。代表為台積電（2330_台積電（市））的 Super Power Rail（A16 首導）與 Intel PowerVia（18A），共同前提是 技術_晶圓薄化（背磨至 20μm 以下再做背面金屬與 nTSV）。

此層已自成獨立主題：量產節奏（A16/A12）、PPA、CMP +20~30%、2 片矽晶圓需求與中砂 / 環球晶等受惠鏈，詳見 技術_BSPDN，本頁不重複展開。

關鍵參數 / 判斷指標

技術瓶頸 / 風險

• 散熱與供電搶同一塊背面：AI GPU 主流散熱是 direct-to-chip 液冷，最佳熱路徑也在晶片正背面；VPD 把功率元件 / 供電結構塞到正下方，會與散熱路徑正面衝突——「電從下面進、熱要從下面出」是 VPD 最核心的物理矛盾。
• 不可返修 + 良率疊乘：封裝級 / 晶背級供電一旦內埋或成型即無法像 SMT 返修，基板、內埋元件、via、薄化晶圓的良率逐層相乘，見 技術_嵌入式基板 的良率疊乘問題。
• 垂直互連電遷移：千安培級電流穿過銅柱 / nano-TSV，電流密度極高，電遷移與熱應力是長期可靠度瓶頸。
• 製程成本與門檻：BSPDN 需額外的晶圓薄化、背面金屬化與對位製程，增加晶圓成本與良率風險。
• 生態系與標準化不成熟：需封裝 / 載板 / 電源 IC / EDA / 晶圓廠跨域協同設計，各平台高度客製，缺共通標準，設計規則遠不如 LPD + DrMOS 成熟。
• 架構過渡期重塑 BOM：VPD 普及會改變 技術_DrMOS 與板上被動元件的用量結構，過渡期間 LPD / VPD 並存，BOM 與受惠標的會重洗。

關鍵廠商

技術演進時程

gantt
    title VPD 供電架構演進與 AI 平台對應
    dateFormat YYYY
    section AI 平台
    Blackwell（GB200/GB300）       :active, 2024, 2026
    Rubin                          :        2026, 2028
    Rubin Ultra（Kyber, 600kW 機櫃）:        2027, 2029
    section 板上 / 封裝供電
    LPD 橫向供電（DrMOS 多相位）    :active, 2024, 2027
    封裝級 IVR / 嵌入式供電導入      :        2026, 2028
    板級 VPM 垂直供電模組            :        2026, 2029
    section 晶背供電
    Intel PowerVia（18A）           :active, 2025, 2027
    台積電 Backside Power Rail（A16）:        2026, 2028

應用場景

• AI 訓練 / 推論加速器：NVIDIA Rubin / Rubin Ultra 等高功耗 GPU 是 VPD 的首要戰場（核心電流上看 ~2000A）。
• 大型 ASIC 加速器：Google TPU、AWS Trainium 等自研 ASIC 同步面臨大電流供電瓶頸。
• HPC / 高階伺服器 CPU：高 TDP CPU 的 Vcore 供電同樣受惠於 IR drop 與板面積改善。
• 先進製程通用化：BSPDN 隨 A16 / 18A 等節點普及，將外溢到非 AI 的高效能運算晶片。

相關技術

• 技術_DrMOS — 現行 LPD 主力功率級；VPD / IVR 化是其用量結構的長期變數
• 技術_IVR整合式電壓調節器 — 封裝級最後一段整合穩壓，是 VPD 的關鍵實現路徑
• 技術_嵌入式基板 — 把電容 / 電感 / 功率晶片內埋，縮短 PDN 路徑，VPD 封裝級基礎
• 技術_BSPDN — 晶背級垂直供電的獨立主題頁（Super Power Rail / PowerVia、CMP 與矽晶圓受惠鏈）
• 技術_晶圓薄化 — 晶背 BSPDN 的前置製程（背磨 + 背面金屬 + nTSV）
• 技術_先進製程 — Super Power Rail / PowerVia 的製程載體（A16 / 18A 節點）

供應鏈

→ 供應鏈_AI伺服器板上電源

來源

• memo_專家調研_矽力杰_20260515 — DrMOS / 多相位電源格局，點名 Vertical Power Delivery / 48V 直供 / 3D Power 為架構演進方向
• research_嵌入式基板與C4Bump公開資料_20260526 — Murata iPaS 等嵌入式基板面向 AI data center、VPD 與高電流電源設計
• 活動_恆勁科技_2026Q1法說_20260526 — C3iM / FOPLP 朝「垂直供電 / 3D FOPLP」演進、厚銅柱與元件內埋
• 報告_MS_RubinRackBOM_20260520 — Morgan Stanley VR200 電源 BOM 與 HVDC 800V 路線（Rubin Ultra 600kW 機櫃、每 compute unit 30kW）
• TSMC Backside Power Rail / Super Power Rail（A16）、Intel PowerVia（18A）、Vicor 垂直供電模組：業界公開技術資訊

相關頁面

• 6723.JP(renesas)
• ADI.US(analog_devices)
• 技術_HVDC
• 供應鏈_AI資料中心電力
• 技術_PMIC
• 技術_多相位供電