VPD

定義

VPD（Vertical Power Delivery，垂直供電） 指的是把電源轉換與供電路徑，從 GPU / ASIC 封裝「側邊、同平面」移到晶片「正下方、垂直方向」，讓大電流以最短路徑垂直注入核心，而不是沿 PCB 平面橫向繞行一大圈再爬升到晶片底部。

它是 AI 加速器核心電流衝上千安培級之後，對傳統 橫向供電（Lateral Power Delivery, LPD） 架構性瓶頸的回應。當前 GB200 / GB300 世代核心電流已達 >1000A、Vcore sub-1V，Rubin / Rubin Ultra 世代功耗再翻倍（單 compute unit 上看 30kW），核心電流上看 ~2000A 級。在這種電流密度下，電源「放在哪裡、怎麼進到晶片」本身就成為效率、散熱與板面積的決勝點——這就是 VPD 的問題意識。

圖解

LPD vs VPD 供電路徑對比

圖說：左為 LPD，VRM 擺在封裝側邊的 PCB 上，電流沿 PCB 橫向繞行再由 BGA 爬升進 GPU；右為 VPD，VRM／VPM 放在 PCB 背面、晶片正下方，電流垂直注入。自繪剖面，結構依技術_VPD 頁與中信投顧（2026-09-17）供電示意。

▲ LPD 把功率級放在封裝側邊，電流橫向繞行再垂直爬升，路徑長、IR drop 大、佔板面積大；VPD 把功率級移到晶片正下方垂直注入，路徑最短、寄生最低，並釋放側邊與正面空間給訊號 routing 與散熱。

VPD 三個層級

圖說：垂直供電三層級剖面——① PCB 背面、晶片正下方的 VPM；② 封裝內的 IVR 與內埋電容／載板背面功率元件；③ 晶粒背面供電軌（BSPDN，經 nTSV 穿過減薄矽，正面只留訊號線）。電流（紅箭頭）由下往上垂直注入。自繪剖面，結構依技術_VPD 頁與半導體特化產業報告（2026-07-17）背面供電示意。

▲ 越往下層，供電點越貼近核心、路徑越短，但製程與封裝難度、不可返修風險也越高。三個層級可疊加（VPM + 嵌入式 + BSPDN）。

水平供電 vs 垂直供電（中信投顧，2026-09-17）

圖說：水平供電架構示意——Core Power 與 Main Chip 平鋪於 PCB 同一平面，電流路徑（紅線）需繞經 PCB 長距離再由 BGA 焊球上行。來源：茂綸、中信投顧整理，報告_中信_AI功耗與散熱架構_20260917，2026-09-17。

圖說：高電流帶動 I²R 損耗急遽上升——VR output power 由 100A 的約 100W 升至 1000A 的 800W，PCB losses 同步由近 0W 升至約 390W（非線性）；效率由 100A 的約 86% 降至 1000A 的約 50%。來源：茂綸、中信投顧整理，報告_中信_AI功耗與散熱架構_20260917，2026-09-17。

圖說：垂直供電架構示意——Power Module 移至主晶片正下方（PCB 背面），Signal 走 HBM 側、Power 由下方直上。來源：茂綸、中信投顧整理，報告_中信_AI功耗與散熱架構_20260917，2026-09-17。

圖說：雙面水冷板爆炸圖，由上而下依序為 Top Cold Plate／TIM: Liquid Metal／6kW AI Chip／Cavity PCB／Vertical Power Delivery (VPD)／Bottom Cold Plate。來源：緯穎、中信投顧整理，報告_中信_AI功耗與散熱架構_20260917，2026-09-17。

雙面水冷板：VPD 的散熱配套

VPD 把功率元件移到載板背面後，僅靠晶片正面液冷已不足，系統必須導入背面冷板或雙面液冷——這是上面「電從下面進、熱要從下面出」矛盾在機構層面的解法（中信投顧，2026-09-17）：

• 雙面水冷板可同步處理晶片與背面電源元件的熱量，目前業界方案已支援 4kW 以上熱負載，並朝 6kW 等級發展。
• 需在有限空間內整合正反兩側流道，兼顧散熱效率、流量、壓降與結構強度，並精確控制冷板平整度、鎖附應力與熱膨脹，以免造成載板翹曲與封裝可靠度問題（與 技術_晶片抗翹曲 直接相關）；設計與製程難度明顯高於單面水冷板。
• ASP 約為傳統單面方案的 1.5–2 倍（供應鏈調查）。
• AWS、AMD 等終端客戶已推進高階液冷架構，市場開始出現 VPD 搭配雙面水冷板的設計；隨 AI ASIC 與 GPU 功耗提升，預期將由少數高階平台逐步擴大應用。
• 對載板／SMT 的新要求：雙面元件配置、高密度微盲孔（Micro-via）與載板翹曲控制門檻同步提高，良率爬坡速度可能牽制放量節奏。
• 第二獨立來源佐證（Citi，2026-09-17，同日）：奇鋐（AVC）法說 checks 顯示已有數個平台的雙面水冷板方案處於研發階段，Citi 將其列為上檔動能來源，與中信投顧同日「市場開始出現 VPD 搭配雙面水冷板設計」的觀察互相印證，屬第二獨立來源。來源：報告_Citi_散熱產業_奇鋐雙鴻上修目標價_20260917。

為什麼需要 VPD（驅動力）

1. I²R 損耗隨電流平方放大：核心電流從數百安培升到 1000A、2000A 時，即使路徑電阻只有 mΩ 級，I²R 損耗也會從數十瓦衝到數百瓦，直接吃掉伺服器效率與 PUE。
2. IR drop 壓垮 sub-1V 供電裕度：Vcore 已低於 1V，橫向長路徑造成的電壓降（IR drop）會吃掉核心可用電壓裕度，逼著 VRM 拉高輸出補償、進一步增加損耗。
3. 封裝側邊面積見頂：LPD 需要在封裝四周塞入大量 DrMOS + 電感 + 電容，AI GPU 相數逐代爆量（單卡 60 相以上），側邊與正面板面積已無處可放，與高速訊號 routing 互相排擠。
4. 48V / 800V HVDC 上游趨勢：供應鏈_AI伺服器板上電源 的 HVDC 路線圖把輸入電壓拉高以降低上游電流，但最後一段降到 sub-1V 的巨大電流仍須產生在離核心最近處——這把最後一級轉換推向封裝 / 晶背（IVR、VPD）。
5. 瞬態響應：供電點越靠近核心，迴路電感（ESL）越小，對 GPU 突發負載的瞬態響應越快，去耦電容需求也可下降。

技術原理 / 三個實現層級

① 板級 / 模組級：LPM → VPM

把整顆電源模組從「封裝側邊（Lateral Power Module）」搬到「PCB 背面、晶片正下方（Vertical Power Module）」，電流穿過 PCB 垂直注入封裝底部。代表方案為 Vicor 的垂直供電模組與「電流倍增（current multiplier）」架構，專門針對 GPU 大電流核心設計；台廠 2308_台達電（市） 等電源模組廠亦朝高電流、高密度模組演進。

② 封裝級：背面 / 嵌入式供電

在封裝基板背面或內部布建供電： - 整合式穩壓（IVR）：把最後一級降壓整合進封裝 / 晶片，見 技術_IVR整合式電壓調節器。 - 嵌入式基板：把去耦電容、電感、薄化功率晶片內埋進載板，縮短 PDN 電流路徑、降低 ESL，見 技術_嵌入式基板。 - 載板背面功率元件 / 3D FOPLP：6920_恆勁科技（興） 法說揭露 C3iM / FOPLP 朝「垂直供電 / 3D FOPLP」演進，以厚銅柱（70μm）+ molding compound 載板承載高電流與功率元件內埋。

③ 晶背級：BSPDN（→ 詳見 技術_BSPDN）

最徹底的垂直化——在晶圓背面布電源軌、正面留訊號軌，把供電與訊號分層，徹底解開正面 routing 壅塞並降低晶片內 IR drop。代表為台積電（2330_台積電（市））的 Super Power Rail（A16 首導）與 Intel PowerVia（18A），共同前提是 技術_晶圓薄化（背磨至 20μm 以下再做背面金屬與 nTSV）。

此層已自成獨立主題：量產節奏（A16/A12）、PPA、CMP +20~30%、2 片矽晶圓需求與中砂 / 環球晶等受惠鏈，詳見 技術_BSPDN，本頁不重複展開。

關鍵參數 / 判斷指標

技術瓶頸 / 風險

• 散熱與供電搶同一塊背面：AI GPU 主流散熱是 direct-to-chip 液冷，最佳熱路徑也在晶片正背面；VPD 把功率元件 / 供電結構塞到正下方，會與散熱路徑正面衝突——「電從下面進、熱要從下面出」是 VPD 最核心的物理矛盾。
• 不可返修 + 良率疊乘：封裝級 / 晶背級供電一旦內埋或成型即無法像 SMT 返修，基板、內埋元件、via、薄化晶圓的良率逐層相乘，見 技術_嵌入式基板 的良率疊乘問題。
• 垂直互連電遷移：千安培級電流穿過銅柱 / nano-TSV，電流密度極高，電遷移與熱應力是長期可靠度瓶頸。Cambridge（光寶 LITEON-EPIC 贊助，OCP FTS 2026-10-14）實驗：BGA 焊球電流密度預期超過 2 A/mm²；50 A/mm² 加速測試下 SAC305 約 260–325 小時開路，銅奈米粒子燒結互連至 900 小時未失效（4–5 樣品、小陣列，屬早期研究；見 技術_BGA）。
• 製程成本與門檻：BSPDN 需額外的晶圓薄化、背面金屬化與對位製程，增加晶圓成本與良率風險。
• 生態系與標準化不成熟：需封裝 / 載板 / 電源 IC / EDA / 晶圓廠跨域協同設計，各平台高度客製，缺共通標準，設計規則遠不如 LPD + DrMOS 成熟。
• 架構過渡期重塑 BOM：VPD 普及會改變 技術_DrMOS 與板上被動元件的用量結構，過渡期間 LPD / VPD 並存，BOM 與受惠標的會重洗。
• 雙面液冷的機構風險：雙面水冷板需在有限空間整合正反流道，防漏水與機構整合複雜度高於單面方案；冷板平整度與鎖附應力控制不當會回頭造成載板翹曲（中信投顧，2026-09-17）。
• 專利訴訟風險：美國 USITC 於 2026-10-09 對 Vicor Corporation 的申訴立案 Section 337 調查（案號 337-TA-1526），指控台達電等 20 個實體進口之垂直供電系統（vertical power delivery systems）侵犯 Vicor 專利 US 10,903,734；Daiwa／MS（2026-10-12）均判斷對台達電最終影響可控，詳見 2308_台達電（市）「美國 ITC Section 337 專利調查（Vicor）」。

關鍵廠商

公開產品規格與落地狀態補充（web research，2026-10-03）

完整解析見 分析_垂直供電VPD架構與供應鏈 與 PDF 報告 垂直供電VPD深度解析_20261003.pdf；原文摘錄見 research_垂直供電VPD公開資料_20261003。

橫向→垂直是比例：Vicor 四段分法

來源：Vicor，Ajith Jain〈Vertical power delivery enables cutting-edge processing〉。

板級 VPD 模組公開規格（原廠親讀）

• Infineon–Delta（2025-08-28）：2308_台達電（市） 以 Infineon OptiMOS 90A 整合功率級開發 VPD 模組；Infineon 估垂直模組較橫向離散方案每機櫃三年省 150 噸 CO₂；雙方瞄準 1MW／機櫃。
• 封裝級 IVR：Empower Crescendo（2024-10）>3,000A 供電域、>5 A/mm²、1–2mm 高、損耗降 >10%、20 倍頻寬省電容庫；Ferric Fe1766（2025-08）160A／35.5mm² 矽、電感整合、可 land-side／載板內埋／die-side；Marvell 與 Ferric 合作（2025-06）；ADI 已收購 Empower（Edgewater）。見 技術_IVR整合式電壓調節器。
• 嵌入式被動：Murata iPaS（電容片 0.3–0.35mm 內埋貫孔、>100A 應用；平面線圈 >10A）2027 量產，目標 18 個月內年營收 500 億日圓，ECTC 2024 示範省 60% 表面電容（The Elec 2026-09-10）；SEMCO 矽電容 4 款量產、60–70µm、ESL <1pH（2026-06-17）。見 技術_嵌入式基板、技術_矽電容。
• 機構：緯穎 Computex 2026 展 6kW 雙面冷板＋液態金屬 TIM＋Cavity PCB 支援 VPD（宣稱供電效率提升 >80%，原廠口徑）。
• 晶片級：台積電 A16 SPR VLSI 2026 公布 2026Q4 量產（較 N2P +8–10% 速度／−15–20% 功耗／+8–10% 密度）；Intel PowerVia Blue Sky Creek >5% 頻率、>90% 單元利用率。見 技術_BSPDN。
• 落地狀態（Edgewater 2026-06-18）：Google 仍是唯一真正部署 VPD 的超大規模業者（TPU8 每顆 4–6 brick × 24 相，Infineon／Renesas／MPS 合格；MPS 兼賣 IC 與模組、模組約 IC content 2 倍）；Meta MTIA gen4 評估中；NVIDIA 最快 Feynman；AMD 試圖把 IVR 從 MI600 提前到 MI500。

技術演進時程

gantt
    title VPD 供電架構演進與 AI 平台對應
    dateFormat YYYY
    section AI 平台
    Blackwell（GB200/GB300）       :active, 2024, 2026
    Rubin                          :        2026, 2028
    Rubin Ultra（Kyber, 600kW 機櫃）:        2027, 2029
    section 板上 / 封裝供電
    LPD 橫向供電（DrMOS 多相位）    :active, 2024, 2027
    封裝級 IVR / 嵌入式供電導入      :        2026, 2028
    板級 VPM 垂直供電模組            :        2026, 2029
    section 晶背供電
    Intel PowerVia（18A）           :active, 2025, 2027
    台積電 Backside Power Rail（A16）:        2026, 2028

應用場景

• AI 訓練 / 推論加速器：NVIDIA Rubin / Rubin Ultra 等高功耗 GPU 是 VPD 的首要戰場（核心電流上看 ~2000A）。
• 大型 ASIC 加速器：Google TPU、AWS Trainium 等自研 ASIC 同步面臨大電流供電瓶頸。
• HPC / 高階伺服器 CPU：高 TDP CPU 的 Vcore 供電同樣受惠於 IR drop 與板面積改善。
• 先進製程通用化：BSPDN 隨 A16 / 18A 等節點普及，將外溢到非 AI 的高效能運算晶片。

相關技術

• 技術_DrMOS — 現行 LPD 主力功率級；VPD / IVR 化是其用量結構的長期變數
• 技術_IVR整合式電壓調節器 — 封裝級最後一段整合穩壓，是 VPD 的關鍵實現路徑
• 技術_嵌入式基板 — 把電容 / 電感 / 功率晶片內埋，縮短 PDN 路徑，VPD 封裝級基礎
• 技術_BSPDN — 晶背級垂直供電的獨立主題頁（Super Power Rail / PowerVia、CMP 與矽晶圓受惠鏈）
• 技術_晶圓薄化 — 晶背 BSPDN 的前置製程（背磨 + 背面金屬 + nTSV）
• 技術_先進製程 — Super Power Rail / PowerVia 的製程載體（A16 / 18A 節點）

供應鏈

→ 供應鏈_AI伺服器板上電源

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