技術_晶片抗翹曲｜Stock LLM Wiki

晶片抗翹曲（package warpage control）是高功耗、大尺寸先進封裝的熱機械應力控制主題。AI GPU / ASIC 封裝面積變大、chiplet / HBM 整合提高、TIM 與液冷導入後，封裝的平整度、壓合力、材料 CTE 匹配與應力釋放會直接影響良率、可靠度與散熱接觸。

標籤規則

技術/晶片抗翹曲：用在封裝端 warpage control，不等同於一般 PCB 板翹。
可同時搭配 技術/TIM、技術/FOPLP、技術/CoPoS、技術/CoWoS。
若只是量測翹曲但不直接提供抗翹曲材料、設備或製程控制，先不要掛本標籤。

主要解法

解法	作用	代表公司 / 頁面
Stiffener / IHS / Heat spreader	提供機械支撐與熱擴散，降低大封裝翹曲；一詮 Stiffener 已占其散熱元件營收約 40%（Google TPU / AWS / Broadcom ASIC）	3653_健策精工（市）、2486_一詮（市）、技術_Stiffener
TIM1 貼合 / Lid attach / Stiffener 貼合	控制 BLT、壓合力與厚度均勻性，兼顧散熱與平整度	7751_竑騰（櫃）、6187_萬潤（櫃）
Underfill / molding	填補 die / interposer / substrate 間隙，提高熱循環可靠度	3131_弘塑（櫃）、供應鏈_CoWoS
Balance Film / 抗翹曲膜	抑制 FOPLP / 大面積 carrier 熱應力翹曲，詳見技術_Balance_Film	3595_山太士（興）
壓力烘烤 / 應力釋放（PCO/PMC）	封閉腔體 0.5–1.0 MPa 高壓氮氣靜水壓，抑制固化中氣泡膨脹、使高分子在均壓下交聯，降低不對稱收縮翹曲	2467_志聖工業（市）、7734_印能科技（櫃）
翹曲抑制系統（WSAS）	壓差法：腔體加壓＋可抽真空多孔治具，在載板上下表面造成壓差把載板壓貼治具，降溫段維持等壓完成非接觸式平整化（專利 US8893378B2、US20220246482A1；2026 年新案 US20260021627A1 再結合矯正治具）；先前「薄膜自適應加壓＋機構動態壓制」為 agy 口徑，已修正	7734_印能科技（櫃）
烘烤 / 固化熱場控制	垂直烘烤爐（VCO）熱場均勻度 ±1.5–2°C 級＋多段升降溫曲線＋抗翹曲治具夾持，從固化源頭降低熱應力殘留	6664_群翊（櫃）
TBDB 暫時鍵合 / 低應力解鍵合	剛性 carrier 提供支撐；解鍵合段的翹曲修正機構避免應力瞬間釋放破片	3583_辛耘（市）、技術_TBDB
低溫固化介電材料	從源頭降低固化收縮應力（介電固化溫度 <200°C 是控翹原則之一）	3585_聯致（興）、5234_達興材料（市）

圖解

flowchart TD
    A["大尺寸先進封裝<br>AI GPU / ASIC"] --> B["熱機械應力來源"]
    B --> B1["Chiplet / HBM 整合"]
    B --> B2["材料 CTE 不匹配"]
    B --> B3["TIM / 液冷導入"]
    B1 --> C["封裝翹曲風險"]
    B2 --> C
    B3 --> C
    C --> D1["Stiffener / IHS / Heat spreader<br>機械支撐 + 熱擴散"]
    C --> D2["TIM1 貼合 / Lid attach<br>控制 BLT 與壓合力"]
    C --> D3["Underfill / Molding<br>填補 die / interposer 間隙"]
    C --> D4["Balance Film 抗翹曲膜<br>FOPLP 大面積 carrier"]
    C --> D5["壓力烘烤 / 應力釋放"]
    D1 --> E["良率 / 可靠度 / 散熱接觸"]
    D2 --> E
    D3 --> E
    D4 --> E
    D5 --> E

觀察重點

高功耗 GPU / ASIC 封裝是否加入 stiffener 或升級 heat spreader / lid。
TIM1 貼合設備是否因銦片、石墨、相變材料與大尺寸封裝而提高 ASP。
FOPLP / CoPoS 大面積封裝量產時，抗翹曲膜、壓力烘烤、underfill 與平整度控制是否成為新瓶頸。
需要區分「抗翹曲製程」與「翹曲檢測」：檢測設備可協助量測與回饋，但不一定直接屬於抗翹曲供應鏈。

案例：垂直供電（VPD）與 Rubin 封裝結構選擇中的翹曲權衡（2026-09 更新）

VPD 帶來新的翹曲控制要求：垂直供電（技術_VPD）把 VRM／Power Stage 等功率元件移到主晶片正下方，雙面元件配置、高密度微盲孔（Micro-via）及載板翹曲控制均比水平供電更嚴苛，對封裝、載板及 SMT 製程精度與良率提出更高要求（中信投顧，2026-09-17）。

Rubin 封裝結構選擇的實例（健策私訪，2026-09-18）：NVIDIA Rubin 世代封裝結構（One-piece Lid／Two-piece／Removable Lid）並非單純世代替代，而是同一世代晶片同時測試多種結構，依 Package Warpage、PCB Warpage、TIM、功耗與封裝良率選擇最適方案的具體案例——先前因 Two-piece 對 PCB Warpage 壓制不足而改回 One-piece，現又因熱組問題重新測試 Removable，顯示翹曲控制能力是決定封裝散熱結構選型的關鍵變數之一，非單純由散熱效率或成本決定。詳見技術_MCL金屬冷卻蓋「Rubin／Rubin Ultra 封裝散熱結構最新進展」。

工程實證數據（SemiEng / ECTC，2026-07-10 補充）

CTE 對照：矽 2.8、銅 17、FR4 基板 14–17、有機介電 25–30 ppm/°C；最嚴重失配是矽中介層 vs 有機基板。先進封裝翹曲可達 100µm 級。
ASE（ICEP 2024）：chip-first fan-out 以玻璃載板取代金屬載板＋薄膜流程可明顯降翹曲；die 厚度 0.54→0.7mm 再降 35%。
Amkor（ECTC 2023）：加厚 die 對模組翹曲的抑制效果約為換 EMC 配方的 3 倍，是最大槓桿；但受封裝高度限制時仍需膜材／結構補償。
翹曲峰值出現在 post-mold curing 與玻璃載板 debond 兩個節點——正是技術_Balance_Film 兩個貼附階段的由來。
來源：web_先進封裝翹曲控制_SemiEng_20260710

翹曲量測與良率門檻（Frontiers review，2026-07-26 補充）

量測是抗翹曲供應鏈的回饋端（量測本身不掛本標籤，見標籤規則），三大非接觸全場技術：

技術	原理	特點
Shadow Moiré（陰影疊紋）	光柵 moiré 條紋重建面外形貌	架構最簡單、即時動態；代表廠 Akrometrix（TherMoiré 熱翹曲量測）
DFP 數位條紋投影	投影條紋相位重建 3D 形貌	可量面內＋面外、雙面均勻加熱
DIC 數位影像相關	立體視覺追蹤散斑	可 in-situ（reflow 過程中）、可直接對接 FEA 驗證
WFPI 波前相位成像	以 590nm LED 準直光照晶圓，擷取焦面前後兩張強度影像，由相位回復演算法重建形貌	單次拍攝 <1 秒取得整片資料、高度解析度次奈米；可量空白、圖形與鍵合後晶圓；代表廠 Wooptix（西班牙）

量化良率門檻：300mm 重組晶圓翹曲 >1mm 難以搬運、高良率要求 <0.5mm；單一封裝體容許 0.2mm、高良率偏好 <0.1mm。SEMI 定義功能面朝上中心凹＝正翹曲（笑臉）、中心凸＝負翹曲（哭臉）。台廠檢測端相鄰標的：3455_由田（櫃）（AOI 翹曲對位補償）、7853_政美應用（興）（panel 大面積翹曲/平整度檢測）——屬回饋環節、非抗翹曲製程本體。

WFPI 與鍵合前後的翹曲預算（Wooptix，2026-01）：出處報告_ChipScaleReview_Winter2026期刊_20260122。300mm 空白晶圓以 65µm/pixel 解析度取得超過 1,600 萬個資料點；改光路後側向解析度可到 7.5µm，能量到 D2W 每鍵合一顆 die 對局部晶圓形貌造成的變形。文中指出只要 50–100µm 的變形就會對微影造成顯著挑戰，鍵合步驟又會改變翹曲平衡，因此主張「feed-forward」：在鍵合、微影前先量形貌，把變形預算交給微影工程師。也可延伸到玻璃、SiC、GaN、GaAs 基板。

報告_ChipScaleReview_Winter2026期刊_20260122_093

圖說：WFPI 量測結果，a) 200mm BCD 製程圖形晶圓、b) 300mm 空白矽晶圓的 2D 與 3D 形貌。

混合鍵合的 die 級門檻：Samsung 在 ECTC 2025 混合鍵合座談指出，die 翹曲須壓在 100nm 以下才能堆疊，且大尺寸、薄 die 翹曲更嚴重（出處同上，詳見技術_混合鍵合）。

模擬端的 AI 化：新加坡 A*STAR IME 以多項式深度迴歸做封裝應力預測，並用 Latin hypercube 取樣把四參數 FEA 案例從 625 組減到 344 組，最大誤差 15MPa 對比完整 DOE 的 14MPa，FEA 工時省約 44%（出處同上）。

製程端控制旋鈕（Frontiers review，2026-07-26 補充）

材料：EMC 與 carrier 的 CTE 匹配最關鍵；EMC Tg 高於 post-mold cure 溫度可降翹曲；降 Young's modulus 亦有效（CTE 與 modulus 常反向、需平衡）。
製程參數：溫度曲線控制（超過 EMC Tg 是翹曲主因）；介電材固化溫度 <200°C；均勻固化速率；UV 固化型 EMC 可室溫快速固化。
幾何：增 die 厚度／降 die 面積；RDL 層數增加反而降低翹曲（剛性上升、銅含量越高效果越強）；chip 佈局不對稱→馬鞍形翹曲。
接合製程選擇（SemiEng multi-chiplet 篇）：mass reflow（最差）→ TCB 熱壓鍵合（bond head 高溫下壓強制壓平，固化後才釋放）→ R-LAB 反向雷射（局部加熱、熱應力小）→ R-LTC（Amkor，雷射＋TCB 複合，針對高翹曲大模組）。
薄化端（imec）：背研 delamination 三變數＝矽目標厚度、wafer bow、release layer 黏著強度——薄化 <100µm 時 bow 管理是製程窗前提。

國際廠對照（agy 2026-07-26，中信心）

廠商	方案	對應台股角色
TOWA（日）	壓縮成型 molding（垂直均壓、降不均勻收縮）	molding 段無直接台股對應
Besi（荷）	TCB 動態力控鍵合	鍵合段
EV Group（奧）	TBDB＋Active Flatness Chuck（可處理 bow 7–10mm）	3583_辛耘（市）對標
Shin-Etsu / Nagase / Resonac（日）	低 CTE EMC（silica 85–90wt%、CTE 3–7ppm）／低收縮 underfill／低翹曲基材	材料端；台股以 3595_山太士（興）（物理膜）、3585_聯致（興）（低溫介電）走補償路線
三井化學 / LINTEC / 日東電工 / 積水化學	平衡膜同類技術	3595_山太士（興）競品，見技術_Balance_Film

來源

報告_ChipScaleReview_Winter2026期刊_20260122，Chip Scale Review，2026-01（Wooptix WFPI 晶圓形貌量測與 feed-forward、Samsung HB die 翹曲 <100nm、A*STAR AI 應力預測）
web_先進封裝翹曲控制_SemiEng_20260710（CTE 對照、ASE/Amkor 實證）
web_翹曲量測建模與控制_Frontiers_SemiEng_20260726（量測技術、良率門檻、控制旋鈕、TCB/R-LAB/R-LTC、薄化 delamination）
research_抗翹曲廠商設備盤點_agy_20260726（群翊/印能/國際廠方案，中信心）
報告_中信_AI功耗與散熱架構_20260917（VPD 雙面元件配置、Micro-via 密度與載板翹曲控制要求提升）
memo_健策_私訪_20260918（Rubin 封裝結構選型受 Package/PCB Warpage 牽動之實例）

晶片抗翹曲