CPO測試

定義

CPO 測試涵蓋從 PIC 晶圓級測試到模組級 final test 的完整流程：因 CPO 同時含電 IC 與光 IC，測試需在每個階段同時處理高速電訊號（224G PAM4+）與光學功率/波長/偏振等多物理量。測試產能與治具（socket、FAU 對位、光學儀器整合）是 CPO 從百萬顆放大到千萬顆年出貨的隱形卡點。本頁自 技術_CPO 拆出。

CPO Test Flow 與四大製造瓶頸

圖說：CPO Test Flow 五階段：Substrate / PIC / FAU 製造 → Passive Cable Attachment → Electro-Optical Testing of Engines → Package Assembly → Module Assembly。每一階段對量測精度與設備能力都有獨立要求。來源：Teradyne，引用自 活動_穎崴_CPO論壇簡報_20260514

圖說：CPO 引擎的電光測試（Electro-Optical Testing of Engines）流程示意；要求同時量測高速電訊號（224G PAM4）與光學功率 / 波長 / 偏振等多物理量。來源：Teradyne，引用自 活動_穎崴_CPO論壇簡報_20260514

四大瓶頸（穎崴 2026/05/14 整理）

1. 機械極端（Mechanical Extremes）
2. Package Size > 100mm × 100mm，up to 200mm
3. Pin Count > 10,000，up to 50,000 pins
4. Key Challenge：Warpage 高達 0.6mm
5. 電氣性能極限（Electrical Performance Barriers）
6. Signal Speed 224 Gbps PAM4 → 448 Gbps
7. Key Challenge：Signal Integrity、Crosstalk、448G Electrical Wall（銅介質 ~ −10 dB Insertion Loss / 1 inch @ 112 GHz）
8. 熱密度危機（Thermal Density Crisis）
9. Power Consumption > 4,000W per device
10. Key Challenge：Thermal Runaway / Solder Melt
11. Socket Power Loss > 500W
12. 異質整合（Heterogeneous Integration）
13. Organic Substrate 的 CTE mismatch 造成 warping & misalignment
14. Glass Interposer / Substrate 為突破方案（詳見 技術_CoWoS / 技術_玻璃芯基板）

圖說：CPO Production Assessment。穎崴整理 CPO 生產四階段中各環節的良率挑戰、設備需求與良率瓶頸對應。來源：活動_穎崴_CPO論壇簡報_20260514

FAU Active Alignment（D-FAU / iFAU 共同瓶頸）

圖說：FAU（Fiber Array Unit）Active Alignment 的容差堆疊（Tolerance Stack-up）約 3.8 μm，相當於 SMF 光纖核心直徑的 42%。這也是 6223_旺矽（櫃） CPO Insertion 2 / Insertion 3 設備與穎崴 Active Alignment 量產夾治具的共同訓練場。來源：活動_穎崴_CPO論壇簡報_20260514

為何 CPO 必須用 SMF（Single Mode Fiber）：矽光子波導本身就是單模，光自 ASIC 出來時即為基模狀態；用 SMF 不是設計選擇而是由晶圓級的矽光子平台所決定。MMF 在 > 100m 或 > 100 Gbps 時即崩潰；SMF 可支援 200 Gbps+ 跨 2 km+，是 CPO 部署的物理必然。

為何銅 + DSP 路線在 448G 撞牆

• 銅 channel loss：1 inch 高階介電質 @ 112 GHz Nyquist，插損已接近 −10 dB
• Skin Effect Limit：> 100 GHz 時 skin depth 跌破 0.2 μm
• DSP Power Explosion：要靠 DSP 補償物理 loss，ADC 取樣需 > 224 GS/s
• 介電損耗倍數：損耗隨頻率線性放大

448G 規格比較：

CPO 四階段測試方法論

圖說：Wafer Level Test Methodology。Grating Coupler 之優勢即在此——光從晶圓上方垂直進出，可在切割（dicing）前完成 PIC 光學功能驗證。是 CPO 測試降低後段成本的關鍵。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Die Level Test Methodology。PIC 切割後、進入 Package Assembly 前的單 die 測試；對應 6223_旺矽（櫃） CPO Insertion 3（Die Level）方案。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Package Level Test Methodology。整合後封裝層測試需 active alignment / passive alignment / Direct with FAU 三種能力；電訊號路徑（Load Board → EIC）與光訊號路徑（EIC → PIC → Fiber）並行。對應 技術_HyperSocket socket 設計與旺矽 Insertion 2（FAU 階段）。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Module Level Test Methodology。最終模組階段測試聚焦速度、對準與機構設計（pick & place / plug & play）；穎崴於此階段以 HyperSocket-LF / Hyper-Liquid 對應極大封裝 + 極高功率測試需求。來源：活動_穎崴_CPO論壇簡報_20260514

圖說：Module 階段 4 步組裝測試流程（穎崴 PDF P.57 Module Test Challenge）：① Pick & Place — Handler 把 CPO IC 放入 socket；② Place FAUs — 逐根擺放個別光纖陣列；③ Plug All FAUs — 周邊 FAU 連接完成；④ Plug & Play — 完整接觸建立、測試序列開始。這四步直接定義 CPO 量產的吞吐瓶頸（active alignment + handler 速度 + FAU 良率），也是 技術_HyperSocket（步驟 ①、④ socket）與 6223_旺矽（櫃） CPO Insertion 2 / 3 設備（步驟 ②、③ FAU 對位與連接）共同的訓練場與商業切入點。來源：活動_穎崴_CPO論壇簡報_20260514

封裝級測試（final test）放量瓶頸（SemiEng 2026-06）

• 連接器無標準化：每個 CPO 設計的光連接器都不同（五路線並存，見 技術_CPO光連接器），測試端需為每個設計客製機械手對位配方與 DIB 治具（Teradyne）。
• 測試雷射數量：單一光引擎需 4–8 顆雷射，16–32 引擎模組要 64–128 顆雷射源；CWDM/DWDM 多波長再放大。
• ATE 改造路線：Advantest 以「光學 load board」中間層（掛在電性 load board 與 handler 之間，承載光訊號、外部雷射與機械連接）改造既有測試機隊，避免整廠換機；Teradyne 走光電儀器單機整合＋資料同步。
• DIB / 治具：光路往返損耗需校準、DUT socket 面對翹曲/共面性/耦合干擾（Amkor）；FAU 保護與 6 自由度主動對位自動化是 HVM 前提（Lightmatter）。
• 資料管理：電測（STDF）與光測（CSV 等）資料格式分流是良率學習瓶頸；「雙域 ATE」單一紀錄輸出可大幅簡化分析（yieldWerx）。
• 業界共識：無 showstopper，但治具可靠度、資料紀律與光電儀器整合決定放量斜率。

台股觀察

相關技術

• 技術_CPO（母頁：系統架構與平台）
• 技術_CPO光連接器（測試插拔的介面層）
• 技術_HyperSocket
• 技術_FAU

供應鏈

→ 供應鏈_CPO_D-FAU

來源

• 活動_穎崴_CPO論壇簡報_20260514（Test Flow 五階段、四大瓶頸、四階段測試方法論、Module 4 步組裝；原載 技術_CPO，2026-07-22 拆頁移入）
• web_CPO封裝測試放量_SemiEng_20260722（SemiEng 2026-06-09：final test 放量瓶頸、ATE 改造、DIB、資料管理）
• 260521_2360致茂_aletheia_ATE（致茂 CPO insertion 角色）

相關頁面

• memo_AI加速器_FT_Burnin_CPO測試_20260530
• 活動_穎崴_CPO論壇memo_20260514