薄膜沉積

定義

薄膜沉積是半導體製程中把金屬、介電層、阻障層、保護層或種子層沉積到晶圓、玻璃或封裝載體表面的核心技術。常見路線包含 PVD、CVD 與 ALD：PVD 偏金屬與 seed layer，CVD 偏量產型介電 / 保護薄膜，ALD 偏原子層級厚度控制與高深寬比覆蓋。

三大路線比較

選擇邏輯與階梯覆蓋率

flowchart TD
    Q{要沉積什麼?} -->|金屬薄膜\nbarrier / seed| P2{結構深寬比?}
    Q -->|介電 / 保護膜\n量產優先| C2[CVD\nPECVD 為封裝主力]
    Q -->|原子級厚控\nHigh-k / 極薄阻障| A2[ALD]
    P2 -->|平面或低深寬比| PVD[PVD 濺鍍]
    P2 -->|高深寬比孔壁\nTSV / TGV / 3D 結構| A2
    C2 -->|覆蓋不足或\n厚度要求 <10nm| A2

圖說：三路線分工的核心變數是「材料類型」與「結構深寬比」。PVD 是視線性（line-of-sight）沉積，原子直線飛行，深孔側壁與底部蓋不到；CVD 靠氣體擴散、保形性中等；ALD 逐層自限制反應，理論上 100% 保形，深寬比 60:1 以上的 3D NAND 通道孔、TSV 孔壁只有 ALD 能均勻覆蓋——代價是一次循環只長一個原子層，速率比 CVD 慢一個數量級以上。

PVD

PVD（Physical Vapor Deposition，物理氣相沉積）是在真空環境下把靶材以濺鍍、蒸鍍等方式沉積到晶圓、玻璃或封裝載體表面。半導體與先進封裝中常用於金屬薄膜、barrier / seed layer、RDL 種子層、TGV 孔壁金屬化前段。

flowchart LR
    AR[Ar 氣體注入\n真空腔] --> PL[電場點燃電漿\n產生 Ar+ 離子]
    PL -->|離子加速轟擊| T[靶材 Target\n欲沉積的金屬]
    T -->|原子被物理擊出| S[基板表面\n凝結成膜]
    MG[磁控 Magnetron\n磁場束縛電子 提高電漿密度] -.-> PL

圖說：磁控濺鍍原理——Ar⁺ 離子像「砂紙」把靶材原子物理性打下來，直線飛到基板成膜。因為是純物理過程，幾乎任何金屬/合金都能沉積（靶材是什麼、膜就是什麼，見 技術_濺鍍靶材），但原子直線飛行也造成深孔覆蓋差的天生限制。蒸鍍（evaporation）則以加熱蒸發取代離子轟擊，膜質較鬆、主要用在光學鍍膜與化合物半導體。

與電鍍（ECD）的分工：先進封裝的厚銅（RDL 線路 3–8µm、TSV/TGV 填孔）不是靠 PVD 長完的——PVD 只負責 ~50–200nm 的 Ti 阻障 + Cu 種子層「打底導電」，厚度由後段電鍍以化學方式快速堆上去。「PVD 種子層 + ECD 厚銅」是 RDL / TGV 金屬化的標準組合（見 技術_RDL）。

CVD

CVD（Chemical Vapor Deposition，化學氣相沉積）是利用氣體前驅物在晶圓或基板表面發生化學反應，形成薄膜的沉積技術。它是半導體前段、後段與先進封裝中最基礎的薄膜製程之一，常見變體包含 LPCVD、PECVD、HDPCVD 等。

flowchart LR
    G[前驅物氣體\nSiH4 / TEOS / WF6 等] --> R[反應腔\n基板表面化學反應]
    R --> F[薄膜成長\nSiO2 / SiN / W 等]
    R --> BY[氣態副產物\n排氣 + 除害設備]
    HT[熱能\n爐管 400–800°C] -.能量來源.-> R
    PZ[電漿輔助 PECVD\n降溫至 ~200–400°C] -.能量來源.-> R

圖說：CVD 與 PVD 的本質差異——PVD 是「搬運」（靶材原子物理轉移），CVD 是「現場合成」（氣體在基板表面起化學反應長出新材料）。因此 CVD 靠氣體擴散進孔內反應、保形性優於 PVD，且透過換氣體配方即可切換膜種；代價是需要高溫供能與副產物處理（拉動 技術_電子特用氣體 與除害設備需求）。

3D 結構遷移帶來的設備增量

野村以 3D NAND 的歷史作為參考：2016–17 年 NAND 從 2D 遷移到 3D 後，etch 與 CVD（含 ALD、LPCVD）設備需求成長明顯高於產業平均。原因是 3D NAND 需要大量多層氧化物 / 氮化物堆疊、通道孔沉積與高深寬比結構覆蓋，channel hole etching 深寬比可達 60:1+。

同樣邏輯正在延伸到邏輯 IC。若先進邏輯從 2D / FinFET 持續走向 技術_GAA、forksheet、cFET 與 技術_BSPDN，每片晶圓的選擇性蝕刻、CVD、ALD 與平坦化步驟都會增加。若 pitch scaling 因 High-NA EUV 成本效益不足而放慢，產業更會把效能提升重心轉向 3D 結構創新，進一步拉動薄膜沉積與蝕刻設備需求。

關鍵設備商包括 Lam Research、Applied Materials、TEL、ASM International；其中 Lam Research 與 TEL 在高深寬比 etch、Applied Materials 與 ASM International 在沉積 / ALD 相關設備具有重要地位。

ALD

ALD（Atomic Layer Deposition，原子層沉積）利用自限制化學反應逐層沉積薄膜，可精確控制厚度至原子層級，廣泛應用於先進製程高介電材料、DRAM 電容、3D NAND 閘極氧化層與高深寬比結構。

flowchart LR
    A[前驅物 A 脈衝
吸附至飽和] --> B[Purge 吹淨
移除多餘 A]
    B --> C[前驅物 B 脈衝
與 A 反應]
    C --> D[Purge 吹淨
移除副產物]
    D --> |重複循環| A
    D -.-> E[完成
1 原子層薄膜]

圖說：ALD 一個循環 = 「A 脈衝→吹淨→B 脈衝→吹淨」四步，長出恰好一個原子層。關鍵在自限制（self-limiting）：前驅物 A 只吸附到表面位點飽和就停，多打再多氣體也不會變厚——所以孔多深、結構多複雜，只要氣體到得了的地方厚度就完全一致，這是 ALD 保形性無敵的物理根源，也是它速率慢的原因（一層一層數著長）。

設備瓶頸

• PVD：高真空、靶材管理、膜厚均勻性與大面積 panel 邊角 coverage。
• CVD：前驅物供應、反應副產物、腔體溫控、薄膜應力與氣流均勻性。
• ALD：沉積速率慢、前驅物純度與穩定性要求高，高深寬比結構的傳質挑戰大。
• 先進封裝大面積 carrier 導入後，三種沉積技術都會面臨均勻性、翹曲與產線節拍壓力。

台灣供應鏈觀察

圖解

圖說：High-k 介電材料與能隙分布；傳統 SiO2 達 EOT 極限後，ALD 成為高介電材料沉積的重要技術。

圖說：熱輔助型與電漿輔助型 ALD 循環反應示意圖。

相關技術

• 技術_RDL
• 技術_TGV
• 技術_玻璃芯基板
• 技術_FOPLP
• 技術_CoPoS
• 技術_BSPDN
• 技術_TSV
• 技術_SiPh
• 技術_GAA
• 技術_Wafer-bonded NAND
• 技術_鉬金屬互連

供應鏈

• 供應鏈_半導體製程設備
• 供應鏈_半導體特化耗材

來源

• 報告_福邦_半導體特化耗材展望202603
• 報告_呂紹旭_玻璃載板FOPLP_20260508
• memo_玻璃載板FOPLP台廠設備_20260510
• 報告_華南投顧_設備產業近況_20260512
• 260521_nmr_semi-renaissance，野村《Greater China Semi: A Guide to Semi Renaissance in 2026–30F》，2026-05-21
• 活動_天虹_小場_20260521，2026-05-21（天虹 ALD/PVD 機種、ALD vs CVD 速率差異、鉬沉積）
• 原理圖解與選擇邏輯段（2026-07-22）：業界通識彙整（濺鍍/CVD/ALD 機制、階梯覆蓋率、PVD+ECD 分工），與上列報告來源交叉一致

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