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技術_SiPh

閱讀時間約 12 分鐘

技術_SiPh

定義

SiPh（Silicon Photonics，矽光子）利用矽製程製造光學元件（調變器、光偵測器、波導），將光電信號轉換整合於晶片內。CPO（Co-Packaged Optics，共封裝光學）是 SiPh 的系統整合應用——將光學引擎與 AI 交換器晶片同封裝，大幅降低插損與功耗。

圖解

graph TD
    subgraph SiPh_OE[光學引擎 OE]
        MZM[MZM\n馬赫曾德調變器] 
        MRM[MRM\n微環調變器]
        PD[Ge 光偵測器]
    end
    
    subgraph Packaging[封裝形式]
        PLG[Pluggable\n插拔式]
        CPO_SW[CPO Switch\n共封裝交換器]
        XPU[XPU optical IO\nAI 晶片光學 IO]
    end
    
    subgraph FAU[光纖陣列單元 FAU]
        F8[8X Fiber]
        F16[16X Fiber]
        F32[32X Fiber]
        F64[64X Fiber]
    end
    
    SiPh_OE --> Packaging
    Packaging --> FAU

COUPE 子類拆頁

TSMC COUPE 已拆為獨立技術頁

技術_COUPE 涵蓋 TSMC 緊湊型通用光子引擎（Compact Universal Photonic Engine）的 3D EIC+PIC 堆疊、MRM 調變器、Si/SiN 波導、Ge 光偵測器、矽透鏡整合、COUPE-GC 結構、競爭格局與 Rubin/Rubin Ultra 平台導入時程。本頁聚焦廣義 SiPh / CPO / Pluggable / OCS / Micro LED CPO 等矽光子整體技術。

PIC Blueprint：矽光子整合電路五元件層級

PIC（Photonic Integrated Circuit）的完整實作由五個元件層級組成，每一層都是 CPO 量產的良率瓶頸：

圖說：穎崴 2026/05/14 PIC Blueprint 整體架構（Source: Official Website，引用自穎崴簡報）。PIC 將光源（Laser）、調變器（Modulator）、波導（Waveguide）、波分多工（WDM）、耦合器（Coupler）五個元件整合於矽晶片上，是 CPO 系統的底層平台。來源：活動_穎崴_CPO論壇簡報_20260514

完整五步驟 + 各步驟元件比較表詳見 CPO 系統架構（PIC Blueprint 五步驟），涵蓋：

步驟元件選項主要客戶（穎崴 PDF）
① Light SourceDFB Laser / VCSEL / Comb Laser各家磊晶廠；Comb Laser 對應 102.4T CPO
② ModulatorMZM / EAM / MRMMZM: Broadcom/Intel/Marvell/Lightmatter/Cisco；EAM: nVIDIA/AyarLabs；MRM: Coherent/Lumentum/Intel
③ Routing矽 / SiN 波導各家 SiPh foundry
④ WDMCrosstalk < −20 dB波長穩定為共同挑戰
⑤ CouplingGrating（垂直、wafer-level test）/ Edge（高頻寬、< 1.0 dB 插損，適 128-core FAU）TSMC COUPE 兩者皆支援

NVIDIA Spectrum-X CPU Switch 採 MRM 微環調變器，是穎崴 2026/05/14 論壇明確點出的 CPO 規格里程碑。

Key Foundries

矽光子 / CPO 關鍵代工列表（DIGITIMES 2026/04，引用自穎崴簡報）：2330_台積電（市） 為 COUPE / iOIS 主推方；Intel、GlobalFoundries、TowerSemi 等亦為國際 SiPh foundry 主要競爭者。台廠光電供應鏈詳見 供應鏈_光通訊。

CoWoS 發展路線

年份技術世代主要特性
2016CoWoS-S N164 顆 HBM2，1.5× reticle
2020CoWoS-S N76 顆 HBM2E
2023CoWoS-S/R N58 顆 HBM3，3.3× reticle
2025CoWoS-L/R N3/N212 顆 HBM3E/4
2027（預計）CoWoS-LA16>12 顆 HBM4E，9.5× reticle
CoWoS 類型中介層特性
CoWoS-S（Silicon Interposer）矽中介層最高佈線密度與電氣性能
CoWoS-R（RDL Interposer）重新佈線層成本較低，柔性較好
CoWoS-L（Local Silicon Interconnect）LSI+RDL大尺寸封裝主流，邁向 SiP

3DFabric 架構

台積電 3DFabric 由三層構成：

層次組成功能
基礎層封裝基板（Substrate）+ 錫球與電路板連接
核心層中介層（含 LSI/IVR/Active die）高密度互連 + 供電效率
頂層HBM（記憶體）+ SoIC 3D 堆疊 + SiPh/CPO算力 + 記憶體 + 光電整合

SiPh 在 3DFabric 中的位置

SiPh/CPO 模組位於頂層，直接與光纖接合，讓光訊號從封裝側面引出，是 AI 交換器頻寬瓶頸的核心解決方案。

FAU（光纖陣列單元）規格要求

規格面向現況
單排光纖密度~8 根/mm（受 OE beachfront 長度限制）
間距80–100 μm 細間距（Fine pitch）
多排限制>2 行受機架空間（rack spacing）限制
技術需求Low-profile 多排 FAU 設計（緊湊機架空間）

SiPh Roadmap

分項技術路線
光學引擎（OE）100G MZM → 200G/400G MZM/MRM → DWDM/CWDM
封裝Pluggable → CPO Switch → XPU optical IO
光纖陣列（FAU）8X → 16X → 32X → 64X

GS 2026 光網路架構補充

Goldman Sachs 2026-04-17 將 AI 資料中心網路分成 scale out（跨設備 / 跨 rack）、scale up（同一 computing unit 內）與 scale across（跨資料中心）三層。報告重點不是單一路線取代另一條路線，而是 GB300 → Vera Rubin → Rubin Ultra 的平台升級同時推升 pluggable optical module、CPO optical engine、銅纜與 PCB midplane 用量。

圖說：GS 依 NVIDIA roadmap 與供應鏈訪查推估 GB300、Vera Rubin、Rubin Ultra 不同 rack configuration 的 scale-up / scale-out 連接方式；Rubin Ultra 開始導入 PCB midplane 與 3.2T CPO。

平台 / 期間Scale upScale out投資觀察
GB300 NVL72（2H25-2026）Copper cable1.6T optical modules1.6T pluggable 需求主軸
Vera Rubin NVL72（2H26-2027）Copper cable1.6T optical modules，部分情境 25% CPOCPO 開始進入 scale-out TOR switch
Rubin Ultra NVL144（2H27-2028）PCB midplane3.2T CPO TOR + 3.2T optical modulesPCB midplane 與 CPO 同步提高 dollar content
Rubin Ultra NVL576（2H27-2028）Copper cable + CPO3.2T CPO TOR + 3.2T optical modules八 rack computing unit 使 scale-up 第二層連接走向光學化

GS 估算從 GB300 NVL72 到 Rubin Ultra NVL576，每 computing unit 的 scale-out / scale-up dollar content 分別提升 16x / 45x；整體 scale up + scale out value TAM 從約 150 億美元提升至約 1,540 億美元，其中 CPO 約 910 億美元、占 59%。

多券商 2026-05-12 摘要亦提到 Himax / 上詮 CPO 進度：第一、二代 CPO 初期出貨觀察落在 2026H2，2027 年進入量產 ramp 觀察期。此訊號與 GS 對 Rubin 平台開始導入 CPO 的時間軸一致，但仍需追蹤客戶平台、光纖耦合良率與量產訂單。

OCS（Optical Circuit Switch）

OCS 是全光交換路線，資料中心升級到 800G / 1.6T / 3.2T 時可降低傳統交換器光電轉換壓力。GS 提到 Google TPU v7 SuperPod 採 OCS 互連 9,216 顆晶片，Lumentum 2026-02 OCS backlog 超過 4 億美元，Coherent 亦提到超過 10 家客戶 engagement。此路線與 CPO 並非互斥，重點在不同 CSP 網路拓撲與採用節奏。

Micro LED CPO / 光互連補充

TrendForce 2026-05-11 將 Micro LED CPO 列為 Intra-Rack 短距高速傳輸候選方案之一，與 AEC、VCSEL NPO 並列。其投資重點不在取代所有 SiPh / CPO 路線，而是在 Scale-Up 資料中心網路內，透過低功耗 Micro LED 光源與光收發模組整合，爭取機櫃內互連場景。

圖說：TrendForce 2026-05 Micro LED CPO 聯盟一覽，列出 Microsoft、Avicena、Credo、AUO、Innolux、GIS、PlayNitride / Brillink、HC SemiTek、Marvell 等主導廠商與合作夥伴。

指標 / 時程TrendForce 資料點投資含義
能耗1-2 pJ/bit相對銅纜 / 傳統短距方案具功耗優勢
BER≤10⁻10需同時驗證可靠度與系統級誤碼表現
產品化Avicena 512 Gbps、2026Q2 推進 896 Gbps；ams OSRAM 目標 2027 方案問世2026-2027 偏規格制定與送樣驗證期
放量時程Micro LED CPO 光收發模組最快 2028H2 出貨量明顯提升量產節點晚於現有 800G / 1.6T 光模組，適合作中長期選項
市場規模2030 產值約 8.48 億美元對應新興子市場，需追蹤供應鏈結盟與客戶導入

技術瓶頸 / 風險

  • FAU 精密對準難度：80–100μm 細間距對光纖安裝精度要求極高
  • 熱管理：CPO 將光學引擎封裝在交換器晶片旁，散熱挑戰大
  • 多排 FAU 機架空間：>2 排受系統佈局限制，low-profile 設計是瓶頸
  • CPO 具高整合與 3D 封裝成本，導入節奏取決於 6.4T / 12.8T 等高頻寬需求下的 TCO 是否足以抵消初期成本。
  • OCS、CPO、pluggable optical module 會依 CSP 架構並存；若單一技術採用慢於預期，供應鏈受惠順序會改變。
  • Micro LED CPO 尚處規格制定與驗證期，2028H2 才可能開始明顯放量，且需證明與 AEC、VCSEL NPO、既有 SiPh/CPO 方案的成本與系統整合差異。

關鍵廠商

環節廠商角色
雷射 / PD 磊晶3081_聯亞（櫃）、2455_全新（市）EML、CW Laser、PD 等 SiPh / CPO 光源與接收端供應觀察
光模組 / SiPh 耦合4979_華星光（櫃）、6442_光聖（市）800G / 1.6T 光模組、ELS / SiPh 耦合
FA / FAU 光纖耦合3363_上詮（櫃）CPO 光纖陣列與耦合供應觀察；2026H2 初期出貨、2027 ramp
Paddle Card / 低損耗載板3037_欣興（市）1.6T / 3.2T optical module 低損耗小型載板觀察
ALD/PVD 設備（SiPh 製程）6937_天虹（市）光通訊/CPO 設備需求帶動 ALD+PVD 設備翻倍成長（2026F）

相關技術

供應鏈

來源

2026 TSMC 技術論壇全光互連訊號

  • TSMC 在 2026 技術論壇宣示，隨著資料中心規模擴張至數百萬顆 GPU 且功耗暴增 200 倍，全光學互連（all-optical interconnects）將取代銅線；具體 COUPE 平台架構詳見 技術_COUPE
  • 來源：活動_台積電技術論壇_20260514

Micro LED CPO 子類拆頁

Micro LED CPO 已拆為獨立技術頁

技術_MicroLED_CPO 涵蓋 0.5 pJ/bit 能耗優勢、四大技術瓶頸（EQE / 耦合 / 頻寬 / 巨量轉移）、TrendForce 2026-05 聯盟一覽、2028H2 量產觀察期、個人技術討論等。本頁聚焦廣義 SiPh / CPO / Pluggable / OCS 路線。

關係圖譜

反向連結