SiPh進展摘要整理
SiPh Roadmap
OE
- 100G MZM
- 200G / 400G MZM / MRM
- DWDM / CWDM
Packaging
- Pluggable
- CPO switch
- XPU optical IO
Fiber / FAU
- 8X
- 16X
- 32X
- 64X
COUPE Intro
COUPE「緊湊型通用光學引擎」（Compact Universal Photonic Engine）專為共封裝光學（CPO）設計，旨在提供極佳的能源效率與頻寬密度。
- Compact：透過 SoIC 技術，將先進的電子積體電路（EIC）以 3D 堆疊的方式直接整合在光學積體電路（PIC）上，實現最小的元件佔用面積。
- Universal：具備通用結構，能利用同一套架構同時支援光柵耦合器（GC）與邊緣耦合器（EC）的光學連接。
COUPE 關鍵基礎元件
- 調變器（Modulator）：例如微環調變器（MRM）。
- 波導（Waveguide）：採用矽（Si）與氮化矽（SiN）材質，包含交叉（Cross）與彎曲（Bend）等走線結構。
- 光偵測器（Photodetector）：使用鍺（Ge）材料製成。
- 耦合器（Coupler）：提供 GC（光柵耦合器）與 EC（邊緣耦合器）兩種介面。
COUPE-GC 特徵
- 3D 垂直堆疊：EIC 透過 SoIC 鍵合技術與底層的 PIC 結合，接著在 EIC / PIC 堆疊層之上再鍵合一層厚度為 770um 的矽載板（Si Carrier）。內部並採用 TDV（穿透電介質通孔）技術進行各層連接。
- 矽透鏡（Si lens）整合：在頂部的矽載板上，會直接加工製作矽透鏡，以實現光學準直（Optical collimation），精準引導光路徑。針對光柵耦合器（GC）架構，光纖陣列單元（FAU）會從上方直接進行光學耦合。
- 金屬反射鏡（Metal Reflector）：為了進一步優化效能，在 COUPE 的背面、光柵耦合器（GC）的正下方建構了金屬反射鏡，藉此減少光學訊號的插入損耗。
CoWoS：Interposer Size / Timeline
- 2016：CoWoS-S N16（16nm）- 4 顆 HBM2
- 2020：CoWoS-S N7（7nm）- 6 顆 HBM2E
- 2023：CoWoS-S / R N5（5nm）- 8 顆 HBM3
- 2025：CoWoS-L / R N3 / N2（3nm / 2nm）- 12 顆 HBM3E / 4
- 2027：CoWoS-LA16 > 12 顆 HBM4E
CoWoS 類型
- CoWoS-S（Silicon Interposer）：使用矽中介層，提供最佳的佈線密度與電氣性能。
- CoWoS-R（RDL Interposer）：利用重新佈線層（RDL）技術，成本較低且具有更好的柔性。
- CoWoS-L（Local Silicon Interconnect）：結合了 LSI 與 RDL，適合更大尺寸的封裝，是目前邁向系統級封裝（SiP）的主流。
Reticle Timeline
- 1.5-reticle（2016 年）：中介層只有 1.5 倍光罩大小。
- 3.3-reticle（2023-2024 年）：進入 N5 與 N3 世代，主流尺寸擴大到 3.3 倍。
- 9.5-reticle（2027 年預計）：未來將預計做到 9.5 倍光罩尺寸。
3DFabric
3DFabric 主要由基礎層、核心層、頂層構成。
基礎層
- 封裝基板（Substrate）位於最底層，是傳統的封裝基板。
- 下方連接著錫球（Solder balls），用於與電路板連接。
核心層
中介層（Interposer）與嵌入組件位於基板之上。這不只是單純的連接層，還包含了嵌入式組件：
- LSI（局部矽互連）：用於晶片間的高密度互連。
- IVR（整合式穩壓器）：提升供電效率。
- Active die（主動元件）：甚至在中介層內部埋入主動電路。
頂層
在中介層之上，並排集成了三類功能模組：
- 記憶體模組（Memory）：即 HBM 堆疊，提供高頻寬數據存取。
- TSMC-SoIC 結構：這是 3D 晶片堆疊技術的體現，將 Chip 1 與 Chip 2 垂直堆疊在 Chip 3 上，實現邏輯晶片間極短距離的溝通。
- 矽光子模組（Si Photonics / CPO）：負責光電信號轉換。最特別的是，它直接與光纖（Fiber）接合，讓光訊號能直接從封裝側面引出。
FAU 目標及規格要求
光纖密度與間距限制
- 單排光纖數量：主要受限於光學引擎（OE）的邊緣長度（beachfront length），目前密度約為每毫米 8 根光纖（~8/mm）。
- 細間距需求：採用 80-100um 的細間距（Fine pitch）設計，有助於提升邊緣的佈線密度。
多排 FAU
- 行數限制：當 FAU 的行數超過 2 行時，會受到機架空間（rack spacing）執行限制。
- 需求：目前需要創新的低高度（low-profile）多排 FAU 設計，以符合緊湊的系統空間需求。