技術_CPO
與相關技術的關係
CPO 是 技術_SiPh（矽光子）於系統封裝的整合應用形式；其平台層由 技術_COUPE / 技術_COUPE2.0 / iOIS / 3D EIC-PIC 提供；封裝載體與 技術_CoWoS / Glass Substrate 緊密相關；封裝後測試交給 技術_HyperSocket 與 CPO Insertion 設備等。本頁聚焦 CPO 作為「系統級光電整合方案」的演進路線、瓶頸、測試方法論、商業化時程與台廠定位。
定義
CPO（Co-Packaged Optics，共封裝光學）是把光學引擎（Optical Engine）與運算 / 交換 ASIC（GPU / TPU / Switch）整合在同一封裝內的下世代互連架構。相較於可插拔光模組（Pluggable Optics），CPO 把光電轉換點推近 ASIC，消除 SerDes 的長距銅線 channel loss，大幅降低互連功耗、延遲與訊號完整性問題；其目標是支撐 AI 資料中心從目前的 800G / 1.6T 升級到 12.8T+ 頻寬等級。
光通訊的終極演進方向：「增加電平（PAM4 → PAM6 / PAM8）」→「利用相位（Coherent）」→「重構架構（CPO）」，本質是以三種不同方式突破頻譜效率的物理極限。CPO 屬於最後階段——當 224G PAM4 撞牆、448G 在銅線上不可行（Copper Channel Loss、Skin Effect Limit、DSP Power Explosion）時，把訊號從電轉光、且在封裝內完成，是必走之路。
「光」與「電」並非競爭技術，而是同一電磁場的兩個象限；CPO 的核心是讓 ASIC 同時擁有兩者的優勢：
| 維度 | 電氣（Electrical） | 光學（Optical） |
|---|---|---|
| 載體 | 電子（電導體 + 回路 + 銅 + 介電質） | 光子（波導內全反射、Si + SiO₂） |
| 損耗 | ~1 dB/cm @ 53 GHz（皮膚效應） | < 0.2 dB/km @ 1550nm（Rayleigh 散射） |
| 頻率 | DC ~ 100 GHz | ~ 193 THz |
| 距離 | mm ~ cm（封裝內 SR） | cm ~ km（跨資料中心 LR） |
| EMI | 敏感 | 免疫 |
CPO 演進路線（穎崴 2026/05/14 引用 Counterpoint Research）
圖說：CPO 演進五階段。從 Pluggable Optics（~2016，100% Cu 銅互連、~800G、1x 功耗）→ OBO On-Board Optics（2023，80% Cu + 20% Optics、< 1.6T、~0.8x 功耗）→ NPO Near-Packaged Optics（2025，50% Cu + 50% Optics、< 3.2T、0.6x 功耗）→ 2.5D CPO（COUPE Switch）（2027，20% Cu + 80% Optics、< 6.4T、< 0.5x 功耗）→ 3D CPO（COUPE XPU）（2030，100% Optics、12.8T+、< 0.1x 功耗、< 0.05x latency）。穎崴 技術_HyperSocket 系列、旺矽 CPO Insertion 2/3 設備皆對應 2.5D / 3D 階段瓶頸。來源：活動_穎崴_CPO論壇簡報_20260514
2026-2028：ASIC 平台 golden window
同一 ASIC 同時支援 CPO（scale-up，主戰場 / 高效能）與 CPC Co-Packaged Copper（scale-out / 部署彈性 / 維護便利），是 hyperscaler 在 CPO 規格與標準未定前的最大彈性。NVIDIA 已釋出訊號：1.6T CPO 在 million-GPU 規模可省 180MW，Spectrum-X 達 5× 效率、2 Tb/s、10× 可靠度，CPO 與銅線將分層共存。
CPO 系統架構（PIC Blueprint 五步驟）
矽光子 PIC（Photonic Integrated Circuit）藍圖由五個元件層級組成，每一層都是 CPO 量產的關鍵良率瓶頸：
Step 1：光源矩陣（Light Source Matrix）
| 光源 | 特性 | 適用場景 | 主要供應商 |
|---|---|---|---|
| DFB Laser（分布反饋） | 高度穩定波長、窄線寬 | 標準 1310nm / 1550nm 電信 | 3081_聯亞（櫃） 等 |
| VCSEL（垂直腔面射型） | 低成本、易陣列、適短距 | DC 短距資料中心 | 各家磊晶廠 |
| Comb Laser（梳狀雷射） | 從單一裝置產生多個精確波長 | 102.4T CPO（大規模 WDM 密度） | 少數國際廠 |
Step 2：調變器（Modulator）— 三方對決
| 調變器 | 體積 | 頻寬 | 熱穩定 | PAM4 線性 | 良率 / 成熟度 | 主要客戶 |
|---|---|---|---|---|---|---|
| MZM（Mach-Zehnder） | 大（1-3 mm） | 高 | 高 | 優異 | 最高（10+ 年） | Broadcom / Intel / Marvell / Lightmatter / Cisco |
| EAM（Electro-Absorption） | 中（50-100 μm） | 中 | 臨界（需 TEC） | 中 | 中 | nVIDIA / AyarLabs |
| MRM（Micro-Ring） | 微（10-20 μm） | 中 | 中 | 差 | 中 | Coherent / Lumentum / Intel |
NVIDIA Spectrum-X CPU Switch 採 MRM 微環，是 CPO 路線的重要規格里程碑。
Step 3：光路由（Routing The Light）
PIC 內部光波導與多波長路由設計（MUX / DEMUX）。
Step 4：波長分波多工（WDM）
關鍵 KPI：Crosstalk 必須維持在 −20 dB 以下，以避免相鄰波長互相干擾。
Step 5：I/O 耦合（Coupling Strategy）
| 耦合方式 | 特性 | 優勢 | 挑戰 |
|---|---|---|---|
| Grating Coupler（光柵） | 光垂直進出 | 可在 dicing 前由晶圓上方做 Wafer-Level Test | 插損較高、波長敏感 |
| Edge Coupler（邊緣） | 光水平進出 | 高頻寬、超低插損（< 1.0 dB）、偏振不敏感、適 128-core FAU | 要求次微米對位精度 |
TSMC COUPE 在 GC 與 EC 兩種耦合方式都能提供業界更低插入損耗，是其平台優勢。詳見 技術_COUPE。
CPO Test Flow 與四大製造瓶頸
圖說：CPO Test Flow 五階段：Substrate / PIC / FAU 製造 → Passive Cable Attachment → Electro-Optical Testing of Engines → Package Assembly → Module Assembly。每一階段對量測精度與設備能力都有獨立要求。來源：Teradyne，引用自 活動_穎崴_CPO論壇簡報_20260514
圖說：CPO 引擎的電光測試（Electro-Optical Testing of Engines）流程示意；要求同時量測高速電訊號（224G PAM4）與光學功率 / 波長 / 偏振等多物理量。來源：Teradyne，引用自 活動_穎崴_CPO論壇簡報_20260514
四大瓶頸（穎崴 2026/05/14 整理）
- 機械極端（Mechanical Extremes）
- Package Size > 100mm × 100mm，up to 200mm
- Pin Count > 10,000，up to 50,000 pins
- Key Challenge：Warpage 高達 0.6mm
- 電氣性能極限（Electrical Performance Barriers）
- Signal Speed 224 Gbps PAM4 → 448 Gbps
- Key Challenge：Signal Integrity、Crosstalk、448G Electrical Wall（銅介質 ~ −10 dB Insertion Loss / 1 inch @ 112 GHz）
- 熱密度危機（Thermal Density Crisis）
- Power Consumption > 4,000W per device
- Key Challenge：Thermal Runaway / Solder Melt
- Socket Power Loss > 500W
- 異質整合（Heterogeneous Integration）
圖說：CPO Production Assessment。穎崴整理 CPO 生產四階段中各環節的良率挑戰、設備需求與良率瓶頸對應。來源：活動_穎崴_CPO論壇簡報_20260514
FAU Active Alignment（D-FAU / iFAU 共同瓶頸）
圖說：FAU（Fiber Array Unit）Active Alignment 的容差堆疊（Tolerance Stack-up）約 3.8 μm，相當於 SMF 光纖核心直徑的 42%。這也是 6223_旺矽（櫃） CPO Insertion 2 / Insertion 3 設備與穎崴 Active Alignment 量產夾治具的共同訓練場。來源：活動_穎崴_CPO論壇簡報_20260514
為何 CPO 必須用 SMF（Single Mode Fiber）：矽光子波導本身就是單模，光自 ASIC 出來時即為基模狀態；用 SMF 不是設計選擇而是由晶圓級的矽光子平台所決定。MMF 在 > 100m 或 > 100 Gbps 時即崩潰；SMF 可支援 200 Gbps+ 跨 2 km+，是 CPO 部署的物理必然。
為何銅 + DSP 路線在 448G 撞牆
- 銅 channel loss：1 inch 高階介電質 @ 112 GHz Nyquist，插損已接近 −10 dB
- Skin Effect Limit：> 100 GHz 時 skin depth 跌破 0.2 μm
- DSP Power Explosion：要靠 DSP 補償物理 loss，ADC 取樣需 > 224 GS/s
- 介電損耗倍數：損耗隨頻率線性放大
448G 規格比較：
| 規格 | 224G (PAM4) | 448G (PAM4) | 448G (PAM6) | 448G (PAM8) |
|---|---|---|---|---|
| Bits / Symbol | 2 | 2 | ~2.58 | 3 |
| Baud Rate | 112 GBaud | 224 GBaud | ~173.6 GBaud | ~150 GBaud |
| Nyquist Freq. | 56 GHz | 112 GHz | 86.8 GHz | 74.7 GHz |
| SNR Penalty | 0 dB (Ref) | 0 dB (Ref) | −3.7 dB | −6.2 dB |
| DSP 複雜度 | Medium | High | Higher | Highest |
| 痛點 | 銅可承載 | 銅頻寬牆，不可行 | 編碼複雜 | SNR 懸崖 |
CPO 四階段測試方法論
圖說：Wafer Level Test Methodology。Grating Coupler 之優勢即在此——光從晶圓上方垂直進出，可在切割（dicing）前完成 PIC 光學功能驗證。是 CPO 測試降低後段成本的關鍵。來源：活動_穎崴_CPO論壇簡報_20260514
圖說：Die Level Test Methodology。PIC 切割後、進入 Package Assembly 前的單 die 測試；對應 6223_旺矽（櫃） CPO Insertion 3（Die Level）方案。來源：活動_穎崴_CPO論壇簡報_20260514
圖說：Package Level Test Methodology。整合後封裝層測試需 active alignment / passive alignment / Direct with FAU 三種能力；電訊號路徑（Load Board → EIC）與光訊號路徑（EIC → PIC → Fiber）並行。對應 技術_HyperSocket socket 設計與旺矽 Insertion 2（FAU 階段）。來源：活動_穎崴_CPO論壇簡報_20260514
圖說：Module Level Test Methodology。最終模組階段測試聚焦速度、對準與機構設計（pick & place / plug & play）；穎崴於此階段以 HyperSocket-LF / Hyper-Liquid 對應極大封裝 + 極高功率測試需求。來源：活動_穎崴_CPO論壇簡報_20260514
圖說：Module 階段 4 步組裝測試流程（穎崴 PDF P.57 Module Test Challenge）：① Pick & Place — Handler 把 CPO IC 放入 socket；② Place FAUs — 逐根擺放個別光纖陣列；③ Plug All FAUs — 周邊 FAU 連接完成；④ Plug & Play — 完整接觸建立、測試序列開始。這四步直接定義 CPO 量產的吞吐瓶頸（active alignment + handler 速度 + FAU 良率），也是 技術_HyperSocket（步驟 ①、④ socket）與 6223_旺矽（櫃） CPO Insertion 2 / 3 設備（步驟 ②、③ FAU 對位與連接）共同的訓練場與商業切入點。來源：活動_穎崴_CPO論壇簡報_20260514
CPO 在系統中的應用
圖說：CPO 與 CPC 在 AI 資料中心系統中的部署示意；scale-up 採 CPO（最高頻寬 / 最低功耗）、scale-out 採 CPC / pluggable（部署彈性 / 維護便利）。2026-2028 ASIC golden window 同時支援兩者。來源：活動_穎崴_CPO論壇簡報_20260514
CPO 主要平台：TSMC iOIS / COUPE 2.0 / iFAU / D-FAU
詳細技術參見 技術_COUPE。本次群益 2026/05/14 簡報（產業_群益_CPO_D-FAU供應鏈_20260514）揭露重點：
- COUPE 2.0 是台積電 iOIS（integrated Optical Interconnect System）的核心光引擎，與 CoWoS-S 整合 ASIC + HBM
- 採用 3D 堆疊 EIC（7nm FinFET）/ PIC（65nm SOI SiPh），PIC 面向下（face-down）以 SoIC-X 混合鍵合接到 EIC
- iFAU（integrated Fiber Array Unit） + D-FAU：將傳統 FAU 改為平面整合方案，搭配 Si microlens 與 Grating Coupler 表面耦合，提供 ±10 μm 對齊容差與 0.3 dB 耦合損耗
- 垂直 BBC（Broadband Coupler）：寬頻耦合器，三篇專利布局；可在廣泛波長上耦合光
- 技術_Meta-lens（合聖 AuthenX）：提供 ±18 μm 機械容差，是 CPO 商用化的關鍵元件之一；6789_采鈺（市） 與奇景光電以 WLO 12 吋半導體光學製程供應 COUPE 平台
市場趨勢與挑戰
圖說：CPO 市場趨勢與挑戰摘要。NVIDIA 訊號：1.6T CPO 在 million-GPU 規模省 180MW、Spectrum-X 5× 效率 / 2 Tb/s / 10× 可靠度、CPO + 銅線分層共存。未來趨勢：scale-up 為主戰場、共存 → 擴展 → 主流、ELS 架構 / DSP-free 設計。核心挑戰：熱與良率（一點 defect 毀整顆封裝）、可服務性（運維 SOP 重建）、標準與成本（生態尚不成熟）。來源：活動_穎崴_CPO論壇簡報_20260514
投資觀察與台廠供應鏈
| 環節 | 台廠定位 | 觀察重點 |
|---|---|---|
| ASIC + 封裝平台 | 2330_台積電（市） | COUPE / COUPE 2.0 / iOIS / CoWoS-S 同步推進 |
| 上游雷射磊晶 | 3081_聯亞（櫃）、2455_全新（市） | EML / CW Laser / Pump Laser / VCSEL |
| WLO 微透鏡（Si microlens / Meta-lens 主軸） | 6789_采鈺（市） | 12 吋半導體光學製程；COUPE 重要元件供應商 |
| 光纖陣列 / FAU / CPO 封裝 | 3363_上詮（櫃）、6442_光聖（市） | FAU、ELS / SiPh 封裝 |
| 被動 / 濾光 / WDCM | 3163_波若威（櫃） | WDCM、FBG 鎖波器 |
| CPO 封裝後測試 socket | 6515_穎崴（市） | 技術_HyperSocket；對應 2.5D / 3D CPO 階段 |
| CPO 設備（FAU / Die Level / Module Level） | 6223_旺矽（櫃） | CPO Insertion 2（3Q26 驗證）/ Insertion 3（4Q26 小量、2027 量產） |
| 玻璃中介層 / Glass Substrate | 參見 技術_CoWoS / 技術_玻璃芯基板 | 解 organic 的 CTE mismatch / warpage |
| ASIC / 雷射客戶側 | NVIDIA、Broadcom、Marvell、AyarLabs、Intel、AMD、Coherent、Lumentum | 各家投資 / 入股 / 併購光通訊新創 |
2024-2026 全球光通訊 M&A 浪潮：Celestial AI / Rockley 收購（2024-11）、Nokia / Infinera（2025-02）、AMD / Enosemi 2.3B（2025-12）、Credo / DustPhotonics（2026-04）、Marvell / Polariton（2026-04）。Hyperscaler / IC Design 入股光通訊：Google Ventures → Lightmatter、Cisco / NVIDIA → Xscape、AMD / Intel / NVIDIA → AyarLabs、MediaTek → AyarLabs 2.0B、NVIDIA → Coherent $2.0B。CPO 已是國際 IDM / IC Design / Hyperscaler 的共同戰場。
觀察重點
- NVIDIA Quantum-X / Spectrum-X / Rubin Ultra 等 CPO 平台量產時程，是否如期落在 2027 後形成放量
- TSMC COUPE 2.0 良率與 iFAU / Meta-lens 等關鍵零組件供應鏈完備性
- 旺矽 CPO Insertion 2（3Q26）/ Insertion 3（4Q26）客戶驗證進度，及 2027 量產訂單能見度
- 穎崴 HyperSocket-LF / Hyper-Liquid 認證進度，對應大封裝 + > 4,000W 熱密度
- Glass Substrate 是否真在 2.5D / 3D CPO 階段取代 Organic 載體
- 448G 規格（PAM4 / PAM6 / PAM8）選擇是否由 IEEE / OIF 收斂；ELS 架構是否成主流
- 2026-2028 CPO + CPC 共存期內，hyperscaler 部署比例（CPO scale-up : CPC scale-out）
來源
- 活動_穎崴_CPO論壇簡報_20260514（穎崴 WinWay 自家 CPO 論壇；CPO 演進路線、PIC Blueprint 5 步驟、Test Flow、4 Bottlenecks、4 階段 Test Methodology、448G 規格、Heterogeneous Integration / Glass Substrate、CPO/CPC Application、Market Trends）
- 活動_穎崴_CPO論壇memo_20260514（VP / 技術行銷處長口頭重點：CPU 元年 2026、HyperSocket、224 → 448 Gbps、CPC 與 CPO 共存）
- 產業_群益_CPO_D-FAU供應鏈_20260514（TSMC COUPE / COUPE 2.0 / iOIS / iFAU / D-FAU / BBC 專利、3D EIC-PIC SoIC-X、Meta-lens、台廠定位）
- 活動_旺矽_富邦法說_20260515（CPO Insertion 2/3 進度、Die Level vs FAU 階段競爭格局）
- 供應鏈_光通訊（既有光通訊供應鏈整合頁，含 GS / Corning / Lumentum / MicroLED CPO 等補充背景）