定義
Damascene（大馬士革法／鑲嵌法）是「先在介電層挖溝、再填銅、最後 CMP 磨平」的銅線路成形製程——線路嵌在介電層裡面。名稱源自大馬士革鑲嵌金屬工藝。它是晶圓廠 BEOL 銅內連線的標準做法（見 技術_FEOL_MOL_BEOL），現正被搬進先進封裝，接替 SAP 半加成法做 sub-2µm 的細線 RDL；技術_混合鍵合的鍵合層銅 pad 也是用 damascene 成形。
Dual damascene（雙大馬士革）＝via 與線路溝槽一次微影、一次填銅同時完成，省步驟並消除 via 與 capture pad 的對位誤差。
圖解
flowchart TD
subgraph SAP半加成法──銅長在介電層表面
A1[介電層全面濺鍍 Ti/Cu 種子層] --> A2[光阻開口定義線路]
A2 --> A3[電鍍銅──線路凸起]
A3 --> A4[去光阻+種子層濕蝕刻\n⚠ 側蝕啃咬銅線底部]
end
subgraph Damascene──銅嵌在介電層裡面
B1[介電層微影開溝\n感光介電材免乾蝕刻] --> B2[溝內 PVD Ti 阻障+Cu 種子]
B2 --> B3[電鍍填滿溝槽]
B3 --> B4[CMP 磨掉多餘銅+磨平\n✔ 無蝕刻、表面平坦]
end
圖說：兩者產物相同（介電層中的銅線路），差別在銅是「長出來的」（SAP）還是「填進去的」（damascene）。SAP 最後一道種子層濕蝕刻是等向性的，線寬 1µm 時側蝕約啃掉線體兩成，附著力劣化甚至倒塌——這道工序在 damascene 完全不存在。
與 SAP 的差異對照
| SAP 半加成法 | Damascene | |
|---|---|---|
| 銅線位置 | 凸在介電層表面 | 嵌在介電層溝槽內 |
| 關鍵風險工序 | 種子層濕蝕刻（sub-2µm 側蝕啃線） | 無蝕刻步驟 |
| 表面平坦度 | 越疊越不平；1µm 解析度時曝光 DOF 僅 ~3µm，多層堆疊困難 | CMP 磨平，逐層重置平坦度 |
| 可靠度 | 阻障層只在銅線底面 | Ti 阻障三面包銅，電遷移與附著力更佳 |
| 細線倒塌 | 高縱橫比細線會塌 | 銅被介電層四周支撐 |
| 新增設備/材料 | —（封裝廠既有產線） | CMP、耐磨低收縮介電材（封裝廠傳統上沒有） |
| 適用線寬 | ≥2µm 量產主流（優化後可延伸至 1.5µm） | sub-2µm～1µm 及以下 |
各廠進度（2026-07）
| 廠商 | 進度 | 備註 |
|---|---|---|
| Amkor | 量產前緣最激進：dual damascene 4 層 2/1µm（ETR, Embedded Trace RDL），via+線路合併單一光罩、步驟減 40%，可延伸 6 層 | S-SWIFT 平台，ECTC 論文有切面與測試數據 |
| imec + Veeco + JSR | 300mm 全晶圓 1/1µm demo：感光介電開溝、四步 CMP，CD 1012nm、meandercomb 良率 100% | 細節見 技術_RDL |
| Resonac | polymer damascene + panel CMP，320×320mm 玻璃 panel 上 2/2µm 四層 | panel 級 damascene 與 CoPoS/FOPLP 時程對齊 |
| 日月光 ASE | 現行量產仍以 SAP/mSAP 為主（2/2µm，優化薄種子層延伸至 ~1.5µm）；damascene 列為 sub-1µm 前瞻備選。策略上以 FOCoS-Bridge 嵌矽橋承載極細互連，避開大面積 RDL damascene 的成本與產能風險。封裝級 CMP 已大量部署（TSV reveal、混合鍵合、介電層平坦化；設備商 AMAT/Ebara） | agy 網查 2026-07-26，中信心；與 SemiEng 第一手來源（OSAT 量產最先進 2/2µm、Amkor 獨展 2/1µm）交叉一致 |
| 台積電 | CoWoS-R 8 層 RDL 平台（GUC UCIe-A 32GT/s 實測）；BEOL damascene 本業，封裝端轉換無公開細節 | — |
台股供應鏈受惠（SAP→damascene 轉換的新增需求）
| 環節 | 標的 | 邏輯 |
|---|---|---|
| CMP 設備 | 5443_均豪精密（櫃） | 封裝廠原本沒有 CMP；damascene 每層都要磨，多層 RDL 累積翹曲控制 |
| 電鍍設備 | 3485_敘豐（櫃） | 溝槽填銅的多段電流密度控制，難度高於 SAP 面鍍 |
| PVD 種子層 | 3580_友威科（櫃） | 溝內三面阻障+種子層階梯覆蓋要求提高 |
| 低收縮介電材 | 5234_達興材料（市）（及 PSPI 鏈） | damascene 介電層要耐 CMP、低收縮——材料規格升級 |
國際設備對照：CMP 以 AMAT／Ebara 為主，panel 級 CMP（Ebara、JOINT3 聯盟）是 FOPLP damascene 的前置條件。
技術演進時程
| 時間 | 事件 |
|---|---|
| 1997– | IBM 導入銅 dual damascene，成為晶圓廠 BEOL 標準 |
| 2022–2024 | Amkor 於 ECTC 發表 fan-out RDL damascene 化（ETR），4 層 2/1µm |
| 2025–2026 | imec/Veeco/JSR 1/1µm 全晶圓 demo；Resonac panel 級 2/2µm；OSAT 量產主流仍為 SAP 2/2µm |
| 2026–2028F | sub-2µm 高階需求（HBM bus、chiplet D2D、UCIe 3.0）推動 damascene 量產導入；panel 級 damascene 與 CoPoS 2028–29 對齊 |
投資觀察
- 轉換的本質是「封裝廠長出 BEOL 能力」：CMP／電鍍／低收縮介電材是新增採購項目，受惠確定性高於押注單一封裝形式（分析_RDL與大面積封裝應力控制 主論）。
- 追蹤指標：panel 級 damascene（1/1µm）量產導入時點；Amkor ETR 客戶放量；日月光是否從「SAP＋矽橋」轉向自建 damascene RDL 線（法說或 SEMICON 口徑）。
- 反面：4 層 RDL／2µm 已能滿足未來數年約 85% 封裝需求（Amkor 口徑），damascene 放量集中在高階 HBM/chiplet 品項——需求斜率跟著 AI 封裝走，不是全面替換。
來源
- 報告_SemiAnalysis_ECTC2026先進封裝_20260702（SAP→damascene 轉換、CMP 與低收縮介電質為 gating、Resonac/imec/Ushio 進度）
- web_1um_Damascene_RDL論文_Veeco_imec_JSR_20260710（1µm damascene 四步 CMP 製程細節與電性數據）
- web_RDL_FanOut改良_SemiEng_20260710（Amkor dual damascene 4 層 2/1µm、SAP 側蝕問題）
- web_FanOut封裝競爭_SemiEng_20260717（Amkor ETR 步驟減 40%、可延伸 6 層；RDL 微縮逼近晶上 dual damascene）
- agy 網查 2026-07-26（ASE 現況：SAP/mSAP 主力＋FOCoS-Bridge 雙軌、damascene 為 sub-1µm 備選、封裝級 CMP 部署；來源連結僅到官網層級，屬中信心，重大決策前以法說/ECTC 論文核對）