技術_半導體晶片測試流程

定義

半導體晶片測試流程是從晶圓製造完成後，到封裝後出貨前，用一連串電性、功能、可靠度與系統級測試篩選良品、分級與找出潛在失效的流程。常見主軸是：

WAT / PCM → CP / Wafer Sort → Assembly / Package → FT → Burn-in → Post Burn-in FT → SLT → 出貨

不同產品不一定每一站都做。AI GPU / ASIC、車用、高可靠度 MCU、光通訊晶片與先進封裝產品，通常測試 insertion 更多、test time 更長、測試介面更昂貴。

一張圖看懂

flowchart LR
    FEOL[晶圓製造完成<br/>FEOL / BEOL] --> WAT[WAT / PCM<br/>製程參數監控]
    WAT --> CP[CP / Wafer Sort<br/>晶圓針測 / Die sort]
    CP --> Map[Wafer map<br/>good die / bad die]
    Map --> Dice[Dicing / KGD selection<br/>切割 / 已知良品]
    Dice --> PKG[Assembly / Package<br/>封裝 / CoWoS / 2.5D]
    PKG --> FT1[FT1 / Final Test<br/>封裝後功能與分級]
    FT1 --> BI{需要可靠度篩選?}
    BI -->|Yes| Burn[Burn-in<br/>高溫 / 高壓 / 長時間 stress]
    Burn --> FT2[Post Burn-in FT<br/>壓力後重測]
    BI -->|No| Bin[Bin / QA]
    FT2 --> SLTQ{需要系統級驗證?}
    SLTQ -->|Yes| SLT[SLT<br/>接近真實系統工作負載]
    SLTQ -->|No| Bin
    SLT --> Bin
    Bin --> Ship[出貨]

    subgraph WaferTools["晶圓測試設備 / 介面"]
        ATE1[ATE] --> Prober[Wafer prober]
        Prober --> ProbeCard[Probe card<br/>探針卡 / DIB / PIB]
    end

    subgraph PackageTools["封裝後測試設備 / 介面"]
        ATE2[ATE / SLT system] --> Handler[Handler<br/>分選機]
        Handler --> Socket[Socket / Load board]
        Handler --> ATC[ATC<br/>主動熱控制]
    end

    ProbeCard -.接觸 wafer pad / bump.-> CP
    Socket -.接觸 package.-> FT1
    ATC -.控溫.-> FT1
    Socket -.接觸 package.-> FT2
    ATC -.控溫.-> SLT

圖說：晶圓階段用 prober + probe card 連到 ATE；封裝後階段用 handler + socket / load board 連到 ATE 或 SLT system。AI/HPC 封裝價值高，Burn-in 後重測與 SLT 會讓測試設備、測試介面與熱控需求放大。

各站功能

站點	目的	主要設備 / 介面	投資重點
WAT / PCM	確認製程參數是否在規格內	wafer prober、parametric tester、probe card	製程監控、先進製程良率
CP / Wafer Sort	在晶圓切割前篩出 bad die	ATE、wafer prober、probe card	探針卡、測試時間、parallelism
KGD / Die sort	避免壞 die 進入昂貴封裝	wafer map、die sorter	HBM / chiplet 先進封裝特別重要
Assembly / Package	封裝成可測成品	CoWoS / 2.5D / substrate / HBM	封裝成本提高，測試價值同步提高
FT	封裝後功能、速度、電流、I/O 與 binning	ATE、技術_Handler、socket、load board、技術_ATC	handler、socket、ATC、test time
Burn-in	加速暴露早期失效	burn-in oven / board / socket	高可靠度、AI、車用、光晶片
Post Burn-in FT	壓力後重測與重新分級	ATE、handler、socket、ATC	FT loading 變成兩段式
SLT	接近真實系統工作負載驗證	技術_SLT system、SLT handler、board、液冷 / ATC	AI/HPC 最大增量之一

設備與介面分工

名詞	在哪一站	功能	容易混淆點
ATE	CP / FT	產生 test pattern、量測電性、判斷 pass / fail	ATE 是測試主機，不負責搬運 DUT
Wafer prober	WAT / CP	承載晶圓、對位、逐 die touchdown	Prober 搬 wafer；handler 搬封裝後 IC
Probe card	WAT / CP	連接 ATE 與 wafer pad / bump	是晶圓級接觸介面，不是封裝後 socket
Handler	FT / SLT	搬運封裝後 IC、壓接、分 bin	封裝後用 handler，不是 wafer prober
Socket / Load board	FT / SLT	連接封裝 IC 與 tester / SLT board	高 pin count / 高電流會快速耗損
ATC	FT / SLT	控制 DUT 測試溫度	高功耗 AI 測試必須與 handler / thermal head 整合
Burn-in board / socket	Burn-in	長時間高溫 / 高壓 stress	Burn-in 後通常還要再 FT
SLT board	SLT	模擬系統環境與工作負載	更接近真實應用，不等同 ATE pattern test

為什麼 AI/HPC 測試變複雜

AI GPU / ASIC 把測試成本推高，核心原因不是單一設備漲價，而是整個流程變長：

封裝價值提高：HBM、interposer、CoWoS / 2.5D 封裝成本高，越晚發現缺陷損失越大。
測試右移：CP / FT 找不到的 thermal、interconnect、HBM、power transient 問題，需 Burn-in / SLT 才能暴露。
test time 拉長：SerDes、HBM、chiplet link、電源暫態與多溫測試都會增加時間。
接觸與熱控更難：大尺寸封裝翹曲、高接觸力、高功耗熱點，推升 probe card、socket、handler、ATC 規格。
parallelism 需求提高：要維持 throughput，就要更多 parallel sites、更高階介面與更複雜設備。

受惠環節 / 台股映射

環節	受惠強度	受惠邏輯	相關公司 / 頁面
CP / 探針卡	高	晶圓級篩選與 KGD 價值提高，MEMS / 高階探針卡需求上升	6223_旺矽（櫃）、6510_精測（櫃）、技術_探針卡與測試介面、技術_MEMS探針卡
FT / SLT Handler	高	封裝後測試 insertion 與 test time 增加	7769_鴻勁精密（市）、技術_Handler
ATC / 高功率熱控	高	AI/HPC DUT 測試必須控溫	7769_鴻勁精密（市）、2360_致茂（市）、技術_ATC
SLT 系統	高	mission-mode 測試右移，平台價值提高	2360_致茂（市）、技術_SLT
測試代工	中高	設備 capex 與稼動率受 test insertion 放大	2449_京元電（市）
Socket / load board	中高	高 pin count、高電流、高溫造成耗材升級與更換	6515_穎崴（市）、技術_HyperSocket
Burn-in	中	高可靠度產品導入 Burn-in 後增加 FT2 loading	技術_FT_SLT_Burn-in

投資觀察

看 insertion count：同一顆晶片需要測幾次，比單一設備規格更能解釋需求放大。
看 package value at risk：HBM + 先進封裝越貴，越願意在 CP / FT / Burn-in / SLT 花錢防止錯封與客訴。
看 test time：AI/HPC 若每顆測試時間倍增，設備台數、site 數與測試介面耗材會同步放大。
看熱控與接觸：功耗與封裝尺寸上升後，測試瓶頸常從電性量測擴散到 thermal、socket contact、warpage control。
看測試廠 capex：KYEC / OSAT 的 handler、SLT、ATE、socket 拉貨，通常比終端新聞更接近實際放量。

常見混淆

混淆	正確拆法
Probe card vs socket	Probe card 用在 wafer CP；socket 用在封裝後 FT / SLT
Prober vs handler	Prober 搬 wafer；handler 搬 packaged IC
ATE vs handler	ATE 做量測與判斷；handler 做搬運、壓接、分 bin
Burn-in vs FT	Burn-in 是 stress；Burn-in 後通常還要 post burn-in FT
SLT vs FT	FT 用 tester pattern；SLT 更接近真實系統工作負載
ATC vs 散熱器	ATC 是測試時的主動控溫系統，不是產品出貨後的散熱模組

來源

技術_FT_SLT_Burn-in — CP / FT / Burn-in / Post Burn-in FT / SLT 流程與投資邏輯。
技術_探針卡與測試介面 — probe card、load board、socket、測試介面分工。
技術_Handler、技術_ATC、技術_SLT — AI/HPC 封裝後測試設備與熱控。
Wafer testing，2026-07 查閱：https://en.wikipedia.org/wiki/Wafer_testing
Probe card，2026-07 查閱：https://en.wikipedia.org/wiki/Probe_card
Automatic test equipment，2026-07 查閱：https://en.wikipedia.org/wiki/Automatic_test_equipment

半導體晶片測試流程

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