技術_FOPLP
定義
Fan-Out Panel Level Packaging（扇出型面板級封裝），以大尺寸方型面板（而非圓形晶圓）為基板進行扇出型封裝，可大幅提升每批次的封裝面積利用率與產能。是先進封裝從圓形晶圓（FO-WLP）演進至方型面板（FOPLP）的關鍵技術路線。
技術架構
技術原理
Mold First vs RDL First
| 製程路線 | 流程 | 問題 | 趨勢 |
|---|---|---|---|
| Mold First | 先壓模 → 再做 RDL | Die shift（晶片偏移）+ 翹曲 | 逐漸式微 |
| RDL First | 先做 RDL → 再嵌入晶片 | 載板設計複雜 | 主流趨勢 |
RDL First 流程：
- 在大尺寸面板上製作 RDL 底層
- 晶片面朝下貼合到 RDL
- 壓模（molding）封裝
- 移除暫時載板（debond）
- 製作上層 RDL 與 bump
Chip-First vs Chip-Last（依應用分流）
| 路線 | 流程順序 | 主要應用 | 商業化階段 |
|---|---|---|---|
| Chip-First (Die face up) | 晶片貼附臨時載板 → Molding → RDL | PMIC、RF IC（小晶片、低 I/O） | 已量產，群創 700×700mm PMIC FOPLP 為代表 |
| Chip-Last (Die face up) | 玻璃載板上完成 RDL → 晶片貼裝 | CPU、GPU、AI GPU（大晶片、高 I/O） | 試產驗證階段；台積電 310mm 規劃 2027 試產 |
Chip-First 優勢：與 FOWLP 製程邏輯相似、設備延續性高、導入門檻低；但 RDL 層數與線寬限制高效能應用。 Chip-Last 優勢：先做 RDL 確保線路品質，適合大晶片高密度互連；挑戰在於大面板翹曲、晶片高精度對位、CTE 匹配與多層 RDL 良率。
封裝尺寸演進（以 AI 加速器為例）
| 時間 | 中介層尺寸（光罩數） | 算力倍率 | 技術備注 |
|---|---|---|---|
| 2025 | 3.3x 光罩 | 1X | FO-WLP/CoWoS |
| 2026F | 5.5x 光罩 | — | 尺寸持續擴大 |
| 2027F | 9x 光罩 | 7X | SiC 方型基板 TSMC 導入 |
終端廠 FOPLP 面板尺寸與布局
| 公司 | 面板尺寸 | 應用 | 進度 |
|---|---|---|---|
| 2330_台積電（市） | 310×310mm | AI GPU（NVIDIA / AMD） | 2027 規劃小量試產 |
| 6239_力成（市） | 515×510mm | MTK / AMD 高階 RF / PMIC | 2026 大幅擴產，capex 提升至約 NT$400 億+ |
| 3711_日月光投控（市） | 310×310mm（高雄）+ 610×610mm（規劃） | AMD / Qualcomm AI CPU | 2025Q4 設備進駐、2026 送樣認證 |
| 3481_群創（市） | 700×700mm | PMIC（低 I/O） | 已量產；2026H1 訂單已排滿 |
資料點 — TPCA 2026-05 報告
Yole Group：FOPLP 未來 5 年 CAGR > 30%，2028 約 15 億 → 2032 突破 7 億美元，其中面板級設備占 10%、材料占 7%。
FOPLP 五大關鍵製程設備（Chip-Last 為主）
| # | 製程 | 主要功能 | 大面板瓶頸 | 解決方向 | 自主化階段 |
|---|---|---|---|---|---|
| 1 | 塗佈 | PR / PI / 介電層塗佈 | 旋轉式不適合方形面板，邊角堆積 | 改採 Slot-Die 狹縫式或 Spray Coating | 既有 PCB / 面板技術延續，臺廠優先切入 |
| 2 | 固化 | PR / PI 結構穩定化 | 大面板溫差導致翹曲與應力集中 | 多區溫控、升降溫曲線優化、即時感測回饋 | 與 PCB 烘烤、面板退火高度相關，臺廠有基礎 |
| 3 | PVD（種子層） | 鍍膜以利後續 RDL 銅電鍍 | 邊角鍍膜不均、膜厚一致性下降 | 載板平整支撐、靶材配置調整、旋轉/多源沉積 | 有半導體 PVD 基礎，可模組改良切入 |
| 4 | 電鍍銅 | RDL 銅線與通孔填充 | 大面板電場/流場死角、邊角過鍍/欠鍍 | 多段電流密度、脈衝反轉、添加劑配方 | 高門檻、有切入空間，但風險高 |
| 5 | H/S 檢測 | 缺陷檢測 | 內層線路檢測缺乏成熟解 | 需穿透式（X-ray / 超音波）+ AI 影像重建 | 外觀 AOI 已成熟，內層為臺廠技術缺口 |
高精度微影（Canon / SCREEN 主導）與封膜（ASMPT / K&S / YAMADA TOWA / Towa 主導）為自主化最低環節；建議由「關鍵模組切入」策略（製程感測、平台運動控制、光學模組、對位輔助系統）逐步累積，不直接挑戰整機。
FOPLP 國際設備供應鏈（依製程）
| 製程 | 主要供應商 | 國別 |
|---|---|---|
| RDL（PVD/蝕刻/濕製程） | Applied Materials、ULVAC、LAM Research、TEL | 美/日 |
| 微影 | Canon、SCREEN | 日 |
| Pick & Place / 封膜 | ASMPT、K&S、YAMADA TOWA、TOWA、Musashi | 日/星馬 |
| 測試 | Advantest、Teradyne | 日/美 |
| 黏合 / Bonder | EV Group、SUSS、PSK、YES | 奧/德/韓 |
關鍵 Claim
TSMC 規劃採用 12inch SiC 方型基板（310mm×310mm），2027 年跨入量產。（estimate，中信心，來源：福邦投顧 2026-03）
市場規模
- FOPLP 市值：CAGR 27.2%（2024–2030），.6B（2024）→ B（2030F）（estimate，中信心，Yole）
- 先進封裝整體 2026 市值：617.1 億美元，超越傳統封裝（estimate，中信心，YOLE/IEK）
翹曲問題與玻璃芯基板
FOPLP 尺寸擴大後，傳統有機載板在大面積下受熱不均，產生翹曲。解決方案：
- 低 CTE 玻璃芯基板（Glass Core Substrate）：CTE 3–9 ppm/°C vs. 有機載板 12–20 ppm/°C
- 台灣廠商參與 Glass Core 供應鏈（2H26 美系客戶驗證）
關鍵材料
| 材料 | 應用 | 台灣廠商 |
|---|---|---|
| 正型 PSPI | RDL First 介電層 | 5234_達興材料（市）、1711_永光（市）、1717_長興（市） |
| 負型 PSPI 顯影液 | RDL 負型製程 | 4755_三福化（市） |
| 封裝清洗劑 | RDL/模封清洗 | 1773_勝一（市） |
| TGV 蝕刻氣體 | 玻璃載板 TGV | 4768_晶呈科技（櫃） |
技術瓶頸 / 風險
- 大面積翹曲管控（尤其 RDL First 面板級）
- Die shift 控制（Mold First 的問題，RDL First 改善）
- 面板尺寸規格尚未統一：群創 700×700、Amkor 650×650、力成 510×510 等各廠不同
相關技術
- 技術_RDL（RDL First 製程核心）
- 技術_PSPI（RDL 介電材料）
- 技術_玻璃芯基板（翹曲問題解方）
- 技術_TSV（TSV 作為 FOPLP 中的垂直互連）
- 技術_CoPoS（方形 carrier / panel 的高階封裝延伸）
- PVD（RDL 種子層）
- 技術_CMP（大面積平坦化）
供應鏈
圖解
圖說：封裝製程演進脈絡圖：從傳統封裝（Wire Bond、FC BGA）到先進封裝（FOWLP、CoWoS、FOPLP），面板尺寸不斷擴大。
圖說：FOPLP 市值趨勢圖（2024–2030F）：CAGR 27.2%，從 1.6 億美元增長至 7 億美元，2026 年預計達 3 億美元。
圖說：FOPLP Carrier Board 製程示意圖：Mold First 與 RDL First 兩種路線，目前趨向 RDL First 以解決晶片偏移（die shift）問題。
來源
- 報告_福邦_半導體特化耗材展望202603，報告日：2026-03（材料供應鏈）
- 報告_呂紹旭_玻璃載板FOPLP_20260508，報告日：2026-05-08（製程設備、Chip-First/Last 路線、終端廠布局）