技術_TSV
定義
Through Silicon Via（矽通孔），在矽晶片或晶圓上垂直鑽孔並填入導電材料，實現堆疊晶片間的垂直電氣連接，是 2.5D/3D 封裝與 HBM 的核心技術。
圖解
圖說：TSV（矽穿孔）與 RDL（重新佈線）製程步驟對照表：各步驟使用設備（PECVD / ALD / CMP / 電鍍）與製程目的一覽。
圖說：TSV 結構示意圖：高深寬比金屬導通孔實現晶片垂直互連，實現約 100 倍效能改善。應用於 3D 封裝與 2.5D 矽中介層。
圖說：2025–2034(F) TSV 市場趨勢圖：2025 年市值 5,992 億美元，CAGR 30.1%，2030 年預估達 2,233.5 億美元。
flowchart TD A[晶圓/晶片] --> B[Via 蝕刻 Bosch Process 乾蝕刻 SF6/C4F8 循環] B --> C[側壁絕緣層沉積 SiO2/ALD] C --> D[阻障層 TiN 種子層 Cu 濺鍍] D --> E[電鍍填銅 Bottom-up 電鍍] E --> F[CMP 平坦化 去除多餘銅] F --> G[TSV 完成]
技術原理
Bosch 製程（乾蝕刻）
TSV 蝕刻最常用 Bosch Process，交替使用：
- 蝕刻相：SF6 離子蝕刻矽，形成垂直側壁
- 保護相：C4F8 沉積碳氟保護層，防止側向蝕刻 兩相快速交替，形成深寬比達 5:1–20:1 的垂直孔。
Via 時序分類
| 類型 | 製程時機 | 特點 |
|---|---|---|
| Via First | 前段製程前 | 可做小孔徑，但需耐高溫材料 |
| Via Middle | 前段製程後、後段前 | 最常見，平衡性能與製程相容性 |
| Via Last | 後段製程後 | 彈性高，孔徑較大 |
關鍵參數
| 參數 | 說明 | 代表值 |
|---|---|---|
| 深寬比（AR） | 孔深/孔徑 | 5:1 – 20:1（一般 TSV） |
| 孔徑 | TSV 直徑 | 2–10 µm |
| 蝕刻速率 | µm/min | 視功率與氣體流量 |
| 填銅均勻性 | Bottom-up 填充能力 | 無 void 要求 |
技術瓶頸 / 風險
- 填孔均勻性：高深寬比底部填充困難，易產生 void（空洞）
- CTE 不匹配：銅與矽熱膨脹係數差異導致熱應力與可靠性問題
- Keep-out Zone（KOZ）：TSV 周圍需保留無元件區，降低有效晶片面積
- 蝕刻氣體成本與安全性：SF6 為高 GWP 氣體，需妥善管控
應用場景
| 應用 | 說明 |
|---|---|
| 2.5D 封裝 | 矽中介層（Silicon Interposer）連接多晶片 |
| 3D IC | 晶片垂直堆疊，如邏輯+記憶體 |
| HBM 記憶體 | DRAM 晶片堆疊的 TSV 互連 |
| CoWoS 矽中介層 | CoWoS-S 採用含 TSV 的矽中介層 |
關鍵廠商
| 環節 | 廠商 | 角色 |
|---|---|---|
| TSV 乾蝕刻氣體 | 4768_晶呈科技（櫃） | SF6/C4F8 等特殊蝕刻氣體，LADY 製程深寬比 10:1 |
| 晶圓代工 | 2330_台積電（市） | TSV 與先進封裝製造 |
相關技術
供應鏈
來源
- 報告_福邦_半導體特化耗材展望202603，報告日：2026-03