定義
FOCoS（Fan-Out Chip on Substrate）是 fan-out 與 substrate 結合的 2.5D 類封裝路線：先用 fan-out / RDL 把多顆 die 互連或扇出，再接到封裝基板。相對 技術_CoWoS 使用 silicon interposer 的路線，FOCoS 更偏 OSAT 可承接的 RDL / bridge / substrate 整合平台。
VIPack 是 日月光投控 / ASE 對其 advanced package platform 的品牌化總稱，涵蓋 FOCoS、FOCoS-Bridge、FOPoP、FOSiP、2.5D/3D IC 與 CPO 等技術柱。它的產業意義是：當高階 AI / HPC 封裝需求外溢時，OSAT 不只做 final test，而是往 RDL、bridge、chiplet integration 與 CPO 組裝上移。
圖解
flowchart TD
A[Logic / chiplets] --> B[Fan-out RDL layer]
C[HBM / memory or I/O die] --> B
B --> D[Optional silicon bridge<br/>FOCoS-Bridge]
D --> E[Organic substrate / ABF]
E --> F[Board / module]
B -. RDL fan-out .-> G[[技術_InFO與Fan-out封裝]]
D -. local bridge concept .-> H[[技術_EMIB-T]]
E -. high-end substrate .-> I[[技術_ABF載板]]
圖說：FOCoS 的核心是 RDL fan-out + substrate；FOCoS-Bridge 則在局部高密度互連區導入 bridge 概念，與 Intel EMIB 的設計哲學相近，但由 OSAT 平台承接。
技術原理 / 流程
- Die preparation / KGD：多 die 封裝必須先提高已知良品 die 的測試覆蓋。
- Fan-out RDL build-up：在重組晶圓或封裝層上形成多層 RDL，負責 chiplet 間 routing 與 I/O redistribution。
- Bridge / local interconnect（選配）：在需要高密度 die-to-die 互連處加入局部 bridge，降低完整 silicon interposer 成本。
- Substrate attach：把 fan-out structure 接到 ABF / organic substrate，完成對外訊號與電源分配。
- Underfill / molding / final test：處理熱機械可靠度與高 I/O 測試。
FOCoS 三大分支：CF / CL / Bridge
FOCoS 不是單一製程，而是三條依序演進的分支。理解差異的關鍵在一句話：RDL 與晶片誰先做，以及高密度互連由誰承擔。
FOCoS-CF（Chip-First）vs FOCoS-CL（Chip-Last）
| 比較項目 | FOCoS-CF（Chip-First） | FOCoS-CL（Chip-Last） |
|---|---|---|
| 製程順序 | 先擺放 KGD 並封膠（molding）形成重組晶圓／面板，再於 mold 與晶片表面構建 RDL | 先在臨時載板上做好多層 RDL，經光學與電性檢測確認無瑕疵後，才把 KGD 焊接上去 |
| RDL 線寬／線距（L/S） | 約 2µm/2µm ～ 1.5µm/1.5µm | 約 1.5µm/1.5µm ～ 1.0µm/1.0µm（panel-level 未來可更細） |
| 良率風險落點 | KGD 報廢風險高：RDL 微影／鍍銅失敗時，整個含多顆昂貴晶片的 mold 模組全數報廢 | 保護高價值晶片：先驗證 RDL 良率才貼晶片，避免因 RDL 瑕疵浪費 ASIC／GPU／HBM |
| 翹曲（warpage）主要來源 | Mold shrinkage 應力大：矽（CTE ~2.6）與 EMC（CTE ~10-20）膨脹係數失配劇烈，易造成 die shift | 載板與 RDL 界面應力：需用玻璃載板（glass carrier）＋應力平衡層（reverse RDL）補償金屬張力 |
| 典型定位 | 成本導向、die 數少、無／少 HBM | 高階多 die＋多顆 HBM |
一句話取捨：CF 便宜但「賠晶片」，CL 貴但「賠 RDL」。當單顆 die 價值高到一定程度（AI ASIC、HBM），CL 的經濟性必然勝出——這正是 2021 年後高階應用集體轉向 CL 的原因。
FOCoS-Bridge（FOCoS-B）
- 結構：在 fan-out RDL 層或 mold 體內，局部嵌入極小面積的高密度矽橋。矽橋區提供約 0.8µm/0.8µm 超細線寬線距，專供 die-to-die（如 ASIC↔HBM）超高頻寬傳輸；其餘訊號與供電走外圍 fan-out RDL 與 BGA 載板。
- 設計哲學：只在「真正需要高密度」的地方用矽，其餘用便宜的有機 RDL——與 Intel EMIB 同源，但由 OSAT 平台承接。
- FOCoS-B with TSV：在矽橋內導入 TSV，讓電源可垂直穿過矽橋向上供電，電源直流電阻降低約 72%、迴路電感降低約 50%。這解決了純被動矽橋在高功耗 AI 封裝下的電源完整性瓶頸。
世代規格與量產時程
| 版本 | 封裝尺寸上限 | 約當 reticle 倍數 | 支援 HBM 顆數 | 量產時程 |
|---|---|---|---|---|
| FOCoS-CF | 47.5×47.5mm ～ 70×70mm | 約 1.5×～3× | 0～2 顆 | 2016 年起商業量產 |
| FOCoS-CL | 70×70mm ～ 78×78mm | 約 2×～3.5× | 4～6 顆（HBM2E/HBM3） | 2021 年起大規模量產 |
| FOCoS-B（Bridge） | 已驗證 70×78mm；roadmap 100×100mm ～ 120×120mm | 已驗證約 2×；roadmap 4×～8× | 已驗證 8 顆 HBM3/3e；roadmap 12 顆以上 HBM4 | 2023-2024 陸續量產；FOCoS-B w/TSV 與 panel-level 產線預計 2026-2027 放量 |
標準單次光罩極限約 858mm²（約 26×33mm）。
上表數字信心分級
三分支的製程順序、良率取捨、Bridge 結構概念為技術原理，可信度高。具體 L/S 數值、尺寸上限、HBM 顆數、TSV 降阻 72%／降感 50%、各版本量產年份來自 agy grounded search（2026-08-04）單一來源彙整 ASE 官方與產業媒體，未經券商報告或 ASE 原始文件二次核對，列中信心待核對；引用於投資判斷前建議向 ASE IR 或原廠技術白皮書確認。
主要客戶與應用（agy grounded search，2026-08-04，中信心待核對）
| 應用領域 | 主要客戶 | 說明 |
|---|---|---|
| 網通／資料中心 ASIC | AVGO.US(broadcom)、MRVL.US(marvell)、Cisco | 400G／800G／1.6T switch ASIC（如 Broadcom Tomahawk／Jericho 系列）、optical DSP、技術_CPO 模組。網通 ASIC 晶片面積大、走線密度高，FOCoS 能大幅節省昂貴高層數有機載板成本 |
| AI 加速器／客製 XPU | AMD.US(amd)、MRVL.US(marvell)（代 hyperscaler 客製）、CSP 自研晶片（AMZN.US(amazon)／GOOGL.US(alphabet)／META.US(meta_platforms)） | AMD chiplet 架構運算模組、雲端自研 AI 推論／訓練 ASIC（搭配 4／8 顆 HBM 堆疊） |
與 vault 既有記載呼應：3711_日月光投控（市） 頁記載 2027 LEAP 成長以 FOCoS 為主要動能，且 FOCoS-Bridge 主要客戶為 AMD Venice CPU（2026/8 投產 10kwpm、2027 達 20kwpm，見下方「投資觀察」）。網通 ASIC 客戶群則與 供應鏈_AVGO台灣供應鏈 一致。
與 CoWoS / EMIB 的比較
| 技術 | 互連方式 | 優勢 | 困難 |
|---|---|---|---|
| 技術_CoWoS | silicon / RDL interposer + substrate | 高階 AI GPU / HBM 成熟主流 | 成本高、產能瓶頸、foundry turnkey 綁定強 |
| 技術_EMIB-T | substrate 內嵌局部矽橋 + TSV | 矽用量少，大面積封裝有成本彈性 | ABF 細線寬、電源完整性、Intel 生態驗證 |
| FOCoS / VIPack | fan-out RDL + substrate，局部可加 bridge | OSAT 可承接、RDL 彈性高、成本低於 full interposer | RDL 良率、bridge 對位、熱與高功耗 AI 封裝驗證 |
FOCoS-Bridge vs Intel EMIB：矽橋埋在哪裡
兩者設計哲學相同（局部矽橋＋外圍有機走線），關鍵差異在矽橋的嵌入位置，而這決定了誰掌握生態系。
| 比較項目 | Intel EMIB / 技術_EMIB-T | ASE FOCoS-Bridge |
|---|---|---|
| 矽橋嵌入位置 | 嵌在有機載板內部（載板需事先開鑿 cavity 埋入矽橋） | 嵌在 fan-out 封裝體／RDL 層內（矽橋與 chiplet 一同包覆在晶圓級 fan-out 結構中） |
| 頂部對接方式 | Chiplet 直接跨接至埋在載板 cavity 內的矽橋 | Chiplet 接到含矽橋的 fan-out 模組，模組再整體貼合至標準 BGA 載板 |
| TSV 垂直導通 | 早期 EMIB 為純被動矽橋；新一代 EMIB-T 才加入 TSV | 已有 FOCoS-B with TSV 方案 |
| 生態系開放度 | Intel IDM／Foundry 專屬生態系，須綁定 Intel 載板與晶圓供應鏈 | OSAT 開放中立平台，可跨 foundry 整合（台積電／聯電／三星／GF 晶片皆可混搭） |
投資意涵：矽橋埋在載板內（EMIB）意味載板廠是瓶頸——這正是 技術_EMIB-T 頁記載「ABF 載板生態系準備度為關鍵 checkpoint」、以及 3037_欣興（市）／4062.JP(ibiden) 良率成為聯發科 TPU v9 觀察重點的原因。矽橋埋在 fan-out 體內（FOCoS-B）則把瓶頸留在 OSAT 自己手上，載板可用標準 BGA，對外部供應鏈依賴較低。這是 FOCoS-B 相對 EMIB 在供應鏈風險上的結構性優勢。
與 CoWoS-R / CoWoS-L 的競合關係
技術結構對應
| ASE 路線 | 台積電對應路線 | 共同結構 |
|---|---|---|
| FOCoS-CL | CoWoS-R | 均以有機 RDL interposer 全區域走線，作為矽中介層（CoWoS-S）的低成本替代 |
| FOCoS-Bridge | CoWoS-L | 均為「局部矽橋（LSI / silicon bridge）＋外圍 RDL」混合架構，是目前跨越 reticle 限制、整合大面積 ASIC 與 8-12 顆 HBM 的兩大主流路線 |
競爭面：turnkey vs 彈性
- 台積電 CoWoS 為前後段一條龍 turnkey，最適合搭配台積電先進製程晶圓。
- ASE FOCoS 為 OSAT 獨立平台，優勢在成本與非台積電晶圓的異質整合彈性（客戶可混用不同晶圓廠製造的 chiplet）。
- 產能溢出分流：CoWoS 產能吃緊時，AMD、Broadcom 等客戶會把非最頂級的 ASIC 或二線 AI 晶片分流至 FOCoS／FOCoS-B，形成產能替代。這是 分析_日月光LEAP上修與外溢訂單_20260713 的核心邏輯。
合作面：oS 後段委外
- 在 CoWoS 生態系中，台積電專注前段 2.5D CoW（Chip-on-Wafer）晶圓級堆疊；後段把 CoW 模組貼合至大尺寸有機 BGA 載板的 oS（on-Substrate）製程，大量委由日月光與矽品代工。
- 換言之，日月光同時是台積電的競爭者（FOCoS 替代 CoWoS）與代工夥伴（承接 oS）——這解釋了為何 CoWoS 擴產與 FOCoS 放量對日月光同時是利多。3711_日月光投控（市） 頁記載 CTBC 將 LEAP 2026/2027 上修至 US$4.0bn／US$8.0+bn，增量即來自「oS 外包與 CP 測試訂單」，2027 則以 FOCoS 為主要成長動能。
- 第二供應源：高階客戶在設計階段即考慮架構相容性，使日月光成為 CoWoS-L 之外的第二封裝來源，達到供應鏈抗風險與產能互補。
本節的技術結構對應與競合邏輯來自 agy grounded search（2026-08-04）＋vault 既有券商記載交叉整理；oS 委外與 LEAP 上修為券商報告記載（信心高），CoWoS-R/L 與 FOCoS 分支的一對一對應為技術架構推論（信心中高）。
優點
- OSAT 平台化：日月光等封測廠可在 foundry turnkey 之外提供 chiplet 封裝選項。
- 成本彈性：以 RDL / bridge 取代大面積 silicon interposer，降低矽面積成本。
- 應用範圍廣：可服務 networking ASIC、AI ASIC、SiP、CPO optical engine 與多 die 封裝。
- 與既有封測能力相鄰：final test、SLT、burn-in、socket / handler 與封裝組裝能力可連動。
缺點 / 困難點
| 困難 | 說明 |
|---|---|
| RDL 線寬 / 線距 | 高頻寬 chiplet 需要更細 RDL，製程難度與缺陷檢測上升 |
| Bridge 對位 | 局部 bridge 需要高精度 placement 與良率控制 |
| ABF 載板協同 | 高功耗封裝仍依賴低翹曲、高層數、低損耗 substrate |
| 客戶設計導入 | AI GPU / ASIC 多半先綁定 foundry packaging design rule，OSAT 替代需重新驗證 |
| 熱與可靠度 | 大封裝 underfill、warpage、thermal cycling 是量產門檻 |
關鍵廠商
| 廠商 | 角色 |
|---|---|
| 3711_日月光投控（市） | VIPack / FOCoS / advanced SiP / CPO 封裝平台主導 |
| 2330_台積電（市） | CoWoS / InFO / SoIC 主流 foundry packaging 對照平台 |
| Amkor / JCET | 國際 OSAT fan-out / 2.5D 封裝競爭者，分別有 SWIFT/SLIM、XDFOI 等平台 |
| ABF 載板廠 | 高階 substrate 決定 FOCoS / bridge 封裝上限 |
技術演進時程
| 時間 | 事件 |
|---|---|
| 2010s-2020s | Fan-out 與 substrate 結合成為 OSAT advanced packaging 主軸 |
| 2016 | FOCoS-CF（Chip-First）開始商業化量產 |
| 2021 | FOCoS-CL（Chip-Last）進入大規模量產，支援 4-6 顆 HBM2E/HBM3 |
| 2023-2024 | FOCoS-B（Bridge）陸續量產，已驗證 70×78mm／8 顆 HBM3/3e |
| 2024-2026 | AI/HPC chiplet 與 networking ASIC 推動 RDL / bridge / substrate 需求 |
| 2026-08 | FOCoS-Bridge 主力客戶 AMD Venice CPU 投產 10kwpm（使用者自估，見「投資觀察」） |
| 2026-2027 | FOCoS-B with TSV 與 panel-level 產線預計全面放量；roadmap 指向 100×100mm 以上、12 顆以上 HBM4 |
| 2026-2028 | CoWoS 產能吃緊與 cost-down 需求，使 FOCoS / VIPack 類 OSAT 平台具備外溢機會 |
| 2027 | 日月光 LEAP 成長以 FOCoS 為主要動能（CTBC 估 LEAP US$8.0bn+） |
投資觀察
- 追蹤日月光 advanced packaging capex、FOCoS 客戶認證、CPO 封裝與測試量產節點。
- 若 CoWoS-R / CoWoS-L 或 EMIB-T 類 bridge 架構滲透，RDL、ABF、AOI / X-ray / CT、SLT 測試會同步受惠。
- FOCoS / VIPack 的核心風險是高階 AI 主流仍由 foundry turnkey 主導，OSAT 能吃到的份額取決於客戶 dual sourcing 與封裝設計可攜性。
- FOCoS-Bridge 產能爬坡（使用者自估，2026-07-13）：主要客戶為 AMD Venice CPU，2026/8 投產 10kwpm，2027 達 20kwpm；以自有 full-process CoWoS 每片約 US$6,500 回推，20kwpm 滿載對應年營收約 US$1.6bn。伺服器+Client 營收自 US$0.28bn（2026）估跳增近七倍至 US$1.9bn（2027），為 日月光 2027 LEAP 最大單一增量來源。來源：報告_自整理_日月光3711深度分析_20260713（thesis，中信心，待驗證）。
來源
- ASE VIPack 官方資料
- 技術_InFO與Fan-out封裝
- 技術_RDL
- 技術_CoWoS
- 技術_EMIB-T
- 分析_晶圓到先進封裝全流程技術報告
- 報告_自整理_日月光3711深度分析_20260713
- agy grounded search（2026-08-04）— FOCoS-CF／CL 製程與良率取捨、FOCoS-Bridge 結構與 TSV 版本、三分支尺寸／HBM 顆數／量產時程、客戶與應用、與 CoWoS-R/L 競合關係與 oS 委外。技術原理層可信度高；具體數值（L/S、尺寸上限、HBM 顆數、72%/50% 降幅、量產年份）為單一來源、中信心待核對；agy 提供之來源網址依既有經驗可能不可靠，故未逐條列出連結