技術_FEOL_MOL_BEOL — Stock LLM Wiki

定義

半導體晶圓製造依「先做電晶體、再做接觸、最後做金屬配線」分為三大段：

FEOL（Front End of Line，前段製程）：做出電晶體本體。
MOL（Middle of Line，中段製程）：把電晶體接出來，連接 FEOL 與 BEOL。
BEOL（Back End of Line，後段製程）：堆疊多層金屬導線與介電，把所有元件連成電路。

這是討論先進製程材料、設備與成本時的基本座標——每種新材料（如 Ru、Mo、high-k、SiOC low-k）與新結構（GAA、CFET、BSPDN）都對應到某一段。

來源：web research（2026-06-20，imec / IEDM 製程分段定義）；技術背景輔以公開產業知識。

圖解

flowchart TB
    subgraph BEOL["BEOL 後段：多層金屬互連"]
    M[M0…Mn 金屬層 + 導通孔<br/>介電：SiOC / low-k<br/>金屬：Cu → Ru / Mo]
    end
    subgraph MOL["MOL 中段：接觸 / 局部互連"]
    C[接觸塞 + 局部互連<br/>傳統 W/TiN → Ru / Mo / Co]
    end
    subgraph FEOL["FEOL 前段：電晶體本體"]
    F[井 / STI / 閘極 high-k 金屬閘<br/>通道 / S/D 磊晶 / spacer 矽化物]
    end
    FEOL --> MOL --> BEOL
    BEOL -. 晶背供電 BSPDN .-> FEOL

訊號由 FEOL 元件經 MOL 接觸接出，於 BEOL 多層金屬完成佈線；BSPDN 另從晶背供電回接 FEOL。

圖：先進邏輯 roadmap。上排為 FEOL 電晶體演進（FinFET → Nanosheet → Forksheet → CFET → Sequential 3D）；下排為 BEOL 互連演進（Dual damascene → Hybrid via metallization → Semi-damascene w/ AG → Hybrid-height Zero Via → 石墨烯 / 新導體），可見 Ru、Low-k 3.0、SiCO 等新材料標註（© imec，來源）。

各段涵蓋範圍

段	主要步驟	關鍵材料	對應先進結構 / 頁面
FEOL	井、STI 隔離、閘極（high-k + 金屬閘）、通道、S/D 磊晶、spacer、矽化物	Si/SiGe 通道、HfO₂ high-k、功函數金屬、SiOC(N) spacer	GAA / forksheet / 技術_CFET
MOL	接觸塞（contact）、局部互連（M0/local interconnect）、閘極接觸	傳統 W + TiN 阻障；先進改 Ru / Mo / Co（薄或無阻障）	技術_先進製程稀有金屬、技術_鉬金屬互連
BEOL	多層金屬（M0…Mn）、導通孔、介電沉積、CMP 平坦化	介電 SiOC / SiCOH（low-k）；金屬 Cu → Ru / Mo；semi-damascene、hybrid metallization	技術_先進製程稀有金屬、技術_CMP、技術_BSPDN

圖：MOL 中段堆疊。閘極 G / 接觸 C 經 Vint / Mint 局部互連層接到 BEOL 的 M1 / M2；右為 Mint / VintA 立體結構。MOL 即是把 FEOL 元件「接出來」的這幾層（© imec，來源）。

介電材料：SiOC / low-k

SiOC（矽氧碳化物，又稱碳摻雜氧化物 / SiCOH） 是先進製程的關鍵 low-k（低介電常數） 材料，主要用途：

BEOL 層間介電（IMD / ILD）：金屬線越密、間距越小，線間電容造成的 RC delay 越嚴重；用 SiOC 取代傳統 SiO₂（k≈3.9–4.2）把介電常數壓到 k≈2.5–3.x，降低電容與功耗，是後段微縮的核心材料。
FEOL 閘極 spacer / 蝕刻停止層：以 SiOC、SiOCN 等低介電 spacer 取代 SiN，降低閘極對 S/D 接觸的寄生電容（fringing capacitance）。

越追求 low-k，材料孔隙率越高、機械強度與蝕刻 / CMP 整合難度越高，是 BEOL 良率與可靠度的長期課題。

圖：BEOL semi-damascene 金屬堆疊（左）與實際 TEM 截面（右）——金屬線（M1 / M2）之間填的正是 SiCO（即 SiOC）/ SiO₂ low-k 介電，AG 為 air-gap 進一步降電容（© imec，來源）。

MOL / BEOL 金屬演進（W/TiN → Ru / Mo）

傳統 MOL 接觸用 TiN 阻障 + W 鎢塞；BEOL 用 Cu + Ta/TaN 阻障。製程微縮到 3nm 以下、CFET / 晶背供電時代，阻障層占截面比例升高、有效電阻惡化，業界改用 Ru（釕，薄或無阻障）、Mo（鉬）、Co（鈷）。細節與廠商見技術_先進製程稀有金屬與技術_鉬金屬互連。

在 CFET 的交織

到了技術_CFET（上下堆疊 n/p）與技術_BSPDN（晶背供電），FEOL / MOL / BEOL 不再是乾淨的三段：MOL 接觸要同時接上下層 S/D，BEOL 與晶背金屬化協同，前段也要為背面 nTSV 預留結構。製程分段「交織甚至合併」正是先進結構拉高步驟數與成本的根因。

關鍵參數 / 判斷指標

指標	段別	觀察重點
high-k EOT	FEOL	HfO₂ 等效氧化層厚度、漏電
接觸電阻 Rc	MOL	W/TiN → Ru/Mo 導入節點
low-k 介電常數 k	BEOL	SiOC 孔隙率 vs 機械強度 / 可靠度
互連電阻 / 阻障占比	BEOL	Cu → Ru/Mo、semi-damascene

技術瓶頸 / 風險

MOL 接觸電阻：尺寸縮小下接觸與局部互連電阻主導效能，換金屬整合難度高。
BEOL low-k 可靠度：低 k 需高孔隙，機械強度、TDDB 可靠度與 CMP / 蝕刻整合是長期挑戰。
段別交織：CFET / BSPDN 讓三段協同，任一段良率問題會牽動整體。

應用場景

所有先進邏輯製程的共同框架（N3 / N2 / A16 / A14 以下）
討論材料 / 設備 / 耗材受惠時的定位座標

關鍵廠商

環節	廠商	角色
先進製程平台	2330_台積電（市）	FEOL/MOL/BEOL 整合主導
MOL/BEOL 金屬與前驅物	見技術_先進製程稀有金屬	Ru / Mo / Co、ALD 前驅物
BEOL 平坦化	見技術_CMP	多層金屬 / 介電 CMP

供應鏈

來源

web research（2026-06-20）：imec / IEDM 製程分段定義、CFET 中 FEOL/MOL/BEOL 交織、BEOL 新材料 Ru/Mo、low-k SiOC
技術背景輔以公開產業知識

FEOL_MOL_BEOL

定義

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