CXL

定義

CXL（Compute Express Link）是建立在 PCIe 實體層之上的高階互連協定，目標是在 CPU、加速器與記憶體擴展裝置之間提供低延遲、一致性（coherency）與可池化的資源共享。對記憶體來說，CXL 的核心價值是把 DDR memory 擴展到 CPU socket 外，形成 memory expansion 或 memory pooling。

三種協定

記憶體層級定位

flowchart TB
    CPU[CPU] --> L1[On-package / cache<br/>SRAM]
    CPU --> DDR[Local DDR5 RDIMM<br/>低延遲主記憶體]
    CPU --> CXL[CXL memory expander<br/>容量擴展 / pool]
    GPU[GPU / ASIC] --> HBM[HBM<br/>最高頻寬]
    CXL --> DRAM[DDR5 / future memory media]

圖說：CXL memory 通常不是取代本地 DDR5 或 HBM，而是補足容量、彈性與資源利用率。

圖解

圖說：Micron CZ122 256GB CXL Memory Expansion Module（E3.S 形態）— 即本頁「實測效益」中 Xeon 6 benchmark 所用裝置（8 支組 unified NUMA）。可見模組內 DRAM 顆粒陣列與 CXL 控制器：CXL expander 本質是「DRAM + 控制器 + PCIe 實體層」的標準化外掛記憶體，這顆控制器晶片正是 ALAB（Leo）、Montage 等廠商的主戰場。圖片來源：Micron 官網產品頁（2026-06-10 擷取）。

為什麼需要 CXL Memory

• Memory wall：CPU socket 的 DDR 通道數有限，AI server 與資料庫工作負載需要更大記憶體容量；CXL 讓記憶體不夠時可直接「外掛」、突破 CPU 原生上限。
• Memory stranding：多台伺服器或多個 CPU socket 的 memory utilization 不均，大量 DRAM 被閒置（stranded）；memory pooling 把記憶體變成可動態調度的資源，提高使用率。
• 加速器、DPU、SmartNIC 與 CPU 之間需要更一致的資料共享模型；GPU 可透過 CXL 借用 CPU memory、某台 server 可借用另一台的 DRAM/SSD。
• HBM 成本高且容量有限，CXL 可作為較慢但容量更大的外部記憶體層。

記憶體解耦光譜（哪些記憶體適合被 pool 化）

由左至右 latency 容忍度遞增、解耦難度遞減（來源：memo_CXL_記憶體解耦投資思考_20260610）：

L1/L2 cache → HBM → local DDR → CXL-attached memory → remote memory → SSD → network storage
（越左越吃 latency、越難解耦）              （越右閒置時間多、越適合解耦）

• HBM 不容易也未必需要被解耦：HBM 幾乎總是維持高負載，不存在明顯 stranding。
• CXL 不是 HBM 的替代方案：HBM 該裝還是會裝；CXL 解的是 local DDR 以右的容量與利用率問題。
• 對記憶體原廠的含意：CXL 創造額外記憶體需求，但利用率提高後 total 需求不會線性放大（thesis，使用者觀點）。

生態系分層

實測效益（需求端驗證）

長上下文 LLM 推論的 KV Cache 是 CXL 最具想像空間的 AI 應用場景：KV Cache 容量隨 context 長度線性成長，放 HBM 太貴、放 SSD 太慢，CXL tier 剛好卡在中間。

關鍵參數 / 瓶頸

應用場景

• 記憶體擴展卡：在 PCIe / CXL 插槽上掛載 DDR5，補 CPU 記憶體容量。
• Memory pooling appliance：多個 host 共享一池 CXL memory，提高 utilization。
• AI inference / database：把熱資料留在 HBM 或本地 DDR5，冷資料放 CXL tier。
• composable infrastructure：資料中心按需分配 CPU、GPU、memory、storage。

與光互連記憶體池的對照（2026-08-22）

SK hynix 參與的 Nature Electronics CPO 綜述（2026-08-19）提出以 photonic interposer 直接連接 XPU 池與記憶體池，目標 每節點 >100 Tb/s。與 CXL 對照可以看出 CXL 記憶體池化在 AI 場景一直做不起來的根本原因：

CXL 頻寬與延遲為業界通用規格，非本庫既有來源提供，引用前建議另行查證。

• 頻寬差兩個數量級是關鍵：CXL 僅約本地 HBM 的 0.2%，把記憶體搬到 CXL 池等於降速約 500 倍。這在 CPU 的 DDR 世界可接受（本地 DDR5 單通道也才約 0.4 Tb/s，CXL 反而不輸），但在 GPU 的 HBM 世界完全不成比例——這才是 CXL 池化在 AI 推不動的物理原因，不是生態或標準問題。
• 光方案的 100 Tb/s 是本地 HBM 的 19%、降速約 5 倍，首次進入「部分工作負載可接受」的範圍。
• 電氣路徑的物理上限：要用 PCIe 6.0 湊到 100 Tb/s 需約 780 條 lane，封裝排不下（旗艦 GPU 對外約 128 條 PCIe lane 等級）。
• 延遲不可對等比較：<10 ns 為 chip-to-chip 物理鏈路，CXL 的 170–250 ns 為含協定與控制器的 load-to-use。光方案若同樣跑 coherence protocol，總延遲估落在 50–150 ns，優勢約 2–4 倍而非 20 倍。

完整推算見 分析_光連記憶體池的物理天花板_SKhynix_Nature_20260822。

投資觀察

• CXL 若放量，受惠不只 DRAM bit demand，也包括 controller、retimer / redriver、PCB / 背板、connector、測試與系統整合。
• 對 DRAM 原廠而言，CXL memory module 可創造新的高容量模組產品線，但導入節奏取決於 CPU 平台與軟體成熟度；且利用率提升會部分抵銷 bit 需求放大。
• CXL 的投資邏輯偏中長期平台變革；短期 AI 記憶體主線仍以 HBM、DDR5、LPDDR / SOCAMM 為主。
• 受惠者與台股映射的完整論述 → 分析_CXL記憶體解耦投資邏輯_20260610

相關技術

• 技術_DRAM
• 技術_DDR5
• 技術_HBM
• 技術_PCB
• 技術_AEC
• 技術_AEC_AOC

來源

• web_SKhynix_CPO路線圖_NatureElectronics_20260822 — SK hynix／Nature Electronics CPO 綜述（2026-08-19/20）；光記憶體池目標 >100 Tb/s 每節點，與 CXL 頻寬對照

• 技術定義為 CXL 公開協定與資料中心記憶體架構知識彙整。

• 本庫既有頁：分析_Agentic AI CPU與記憶體超級週期、技術_PCB、技術_AEC。
• memo_CXL_記憶體解耦投資思考_20260610，2026-06-10（使用者投資思考；生態系分層、解耦光譜、Micron / Beluga 實測數據、ALAB vs MRVL 論點）

相關頁面

• 分析_光連記憶體池的物理天花板_SKhynix_Nature_20260822
• 技術_XPU
• 技術_LPDDR