InFO與Fan-out封裝

定義

Fan-out wafer-level packaging（FO-WLP，扇出型晶圓級封裝）是在晶片周圍用 molding compound 重組出更大的封裝面積，再用 RDL 把原本集中在晶片上的 I/O pad 扇出到更大的 bump / solder ball 陣列。它的核心價值是不用完整矽中介層，就能提高 I/O 密度、降低封裝厚度，並把多顆 die 或 PoP 結構整合進較薄的封裝。

InFO（Integrated Fan-Out）是 2330_台積電（市） 的 fan-out 平台。台積電公開資料指出 InFO 自 2016 年進入高量產；InFO_oS（InFO on Substrate）則把 fan-out RDL 與基板結合，2017Q4 開始量產爬坡，用於網通 / HPC 多晶片封裝。

圖解

flowchart TD
    A[Known-good die] --> B[Die placement on carrier]
    B --> C[Molding / reconstituted wafer]
    C --> D[RDL build-up<br/>PSPI/PBO + Cu redistribution]
    D --> E[UBM / bump / solder ball]
    E --> F[Fan-out package]
    F --> G[Mobile AP / RF / networking / multi-die module]

    D -. 放大到 panel .-> H[[技術_FOPLP]]
    F -. 多 die 行動平台 .-> I[[技術_WMCM]]
    F -. 高功耗 HBM 系統分流 .-> J[[技術_CoWoS]]

圖說：Fan-out 的本質是「重組晶圓 + RDL 扇出」。若載體從圓晶圓放大到方形面板，會進一步走向 技術_FOPLP；若整合多顆行動/消費 die，會走向 技術_WMCM。

技術原理 / 流程

1. KGD 篩選：先挑出 known-good die，避免重組後報廢整顆封裝。
2. Die placement：把 die 放在暫時載體上；placement accuracy 會決定 RDL 對位窗口。
3. Molding / reconstitution：用 molding compound 固定 die，形成重組晶圓。
4. RDL build-up：塗佈 PSPI/PBO 介電層、曝光顯影、PVD 種子層、電鍍銅、蝕刻與清洗，重複形成多層 RDL。
5. Bump / ball attach：形成外部 I/O。
6. 測試 / 切割 / 出貨：依應用做 CP、final test 或 system-level test。

主要型態

優點

• 薄型化：少了傳統 substrate 或中介層厚度，適合手機與可攜式裝置。
• 成本低於完整矽中介層：RDL 承擔 I/O redistribution，不需要大面積 silicon interposer。
• I/O 扇出彈性：可把細 pitch pad 轉成較大 pitch 外部連接。
• 多 die 整合潛力：可把 AP、RF、PMIC、I/O 或小型 chiplet 整合在同一封裝。

缺點 / 困難點

製程深度：die-first vs RDL-first 與 die shift 對策（2026-07-17 web research）

Fan-out 流程分兩大家族：die-first（mold first）——KGD 先貼載板、molding 重組後才做 RDL；RDL-first（chip last）——先在載板上做好 RDL，KGD 之後才貼上。Chip last 近年在高密度應用興起，核心優勢是「known good die 貼 known good RDL」，複合良率與成本更可控；Samsung 展示 chip-last FOWLP（memory on logic）封裝厚度較同規格 FCBGA 減半、總厚 0.26mm。

Die shift 對策（多 die 整合的第一瓶頸，Cadence 稱超過約 6 顆 chiplet 後累積位移會讓互連對不上）：

• 以 laser-assisted / 熱壓鍵合取代 mass reflow，並優化 molding（compression molding）降低位移。
• Deca Adaptive Patterning：微影機上高速光學掃描實際 die / I/O 位置，逐片重算 RDL 圖形後以 maskless 微影曝光。pick-and-place 精度要求可放寬到 15µm（大幅提高貼片吞吐），並可取消 capture pad 換取佈線密度。已內建於 Cadence EDA，授權廠在台灣、菲律賓、韓國。
• 載板暫時鍵合材料需高熔融黏度與熱穩定性，抑制貼片時垂直形變與 molding 時位移（Brewer Science）。

RDL 現況與微縮：量產前緣為最多 5 層 RDL、2/1µm line/space；再縮就逼近晶上 dual damascene 的做法。Amkor S-SWIFT 把 RDL damascene 化（銅線嵌入介電層、三面阻障層提升可靠度），並將 via + RDL 合併單一光罩曝光，製程步驟減 40%、可延伸至 6 層。RDL 取代 substrate 層數的實例：ASE 以 2 層 RDL 把 14 層基板降到 8 層；Deca 客戶以 5 層 RDL 取代 12 層基板、封裝面積再縮 20%——fan-out 單價雖高於基板方案，層數減下來後總成本可競爭。

與其他先進封裝的差異

關鍵廠商

技術演進時程

投資觀察

• Fan-out 的投資重點不只在封裝廠，也在 RDL 材料與設備：技術_PSPI、PVD、電鍍、濕製程、AOI / metrology。
• 當 AI/HPC 從完整矽中介層走向 CoWoS-R/L、FOCoS-Bridge、FOPLP 時，RDL 製程能力會變成封裝廠與設備商的共同瓶頸。
• InFO / WMCM 主要看 Apple 與行動消費電子節奏；FOPLP / CoPoS 則看 AI 大封裝成本與產能壓力。

來源

• TSMC 3DFabric / InFO 官方資料
• web_FanOut封裝競爭_SemiEng_20260717，Semiconductor Engineering, Laura Peters（die-first/RDL-first 流程、die shift 與 Adaptive Patterning、Amkor S-SWIFT 2/1µm RDL、warpage、FOPLP 現況、Yole fan-out 市場 CAGR 15% 至 2026 年 $3.4B）
• 學術奠基論文：TSMC "InFO (Wafer Level Integrated Fan-Out) Technology"，ECTC 2016，DOI 10.1109/ectc.2016.65（余振華團隊；DOI 經 Crossref 驗證，全文未取得）
• 技術_RDL
• 技術_FOPLP
• 技術_WMCM
• 分析_晶圓到先進封裝全流程技術報告

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