定義
光子中介層（Photonic Interposer）把光子積體電路（PIC）做成承載運算晶粒的中介層本身，讓 die-to-die 與對外互連直接走光路——是把光「做進封裝」的最激進形式。挑戰在於多 reticle 光子中介層的良率（尤其 reticle stitching）與缺乏傳統矽中介層的高密度電容。ECTC 2026 兩家代表廠商展示了兩條不同激進程度的路線：Marvell OMIB（局部內嵌光橋）與 Lightmatter Passage M1000（全光子中介層）。另一條較保守的路線是 NVIDIA OOI：中介層仍是一般矽中介層，只是把光引擎（PIC＋EIC）搬上去與 ASIC 並排。
Marvell OMIB：只在需要的地方放光
OMIB（Optical Multi-Chip Interconnect Bridge）與 Photonic Fabric 來自 Marvell 2025 年底收購的 Celestial AI。核心想法：PIC 只在需要處局部內嵌於有機 RDL 中介層，其他區域用電橋——避開多 reticle 光子中介層的良率問題，也保留高密度電容的擺放空間。
- PIC 內嵌後光柵耦合器會被封裝膠遮蔽 → 在光柵區上方放矽/玻璃光學塊維持垂直光路，頂部接 FAU（光纖陣列單元）
- 測試載具：1 XPU + 6 EIC，內嵌 6 PIC + 6 電橋 + 12 DTC；~2× reticle 有機 RDL 中介層（4 層 2/2µm）；chip-last 製程（類 CoWoS-L）
- 宣稱頻寬密度 1.8 Tbps/mm²；同一橋可同時做封裝內 die-to-die 與對外光互連，消除 shoreline 限制
圖說：OMIB 封裝概念剖面——XPU、EIC（Driver/TIA）、Silicon Bridge、內嵌 PIC 的 OMIB、WDM（MUX/DeMUX）、FAU、有機基板。來源：Marvell, ECTC 2026 © SemiAnalysis
圖說：RDL 中介層實照——PIC（藍色大塊）、電橋（細藍條）、DTC（小藍方塊）附著後。來源：Marvell, ECTC 2026 © SemiAnalysis
光引擎與 EAM vs MRM 路線之爭
Photonic Fabric 光引擎測試晶片：5nm（推測 TSMC N5）EIC、4 組 56Gb/s TX-RX = 單向 224Gb/s。Marvell 採 EAM（電吸收調變器）而非多數同業偏好的 MRM（微環調變器），理由是熱穩定性與更寬工作波長範圍；SemiAnalysis 認為優勢屬實，但 EAM 大規模量產難度高。
PIC 放哪裡＝熱設計問題
Marvell 量測三種光引擎位置在全 XPU 負載下的 PIC 溫升：
| 配置 | 穩態溫升 | 暫態速率 |
|---|---|---|
| 基板上（UCIe-S，130µm C4） | <5°C | ~10°C/s |
| 矽橋上（UCIe-A） | ~20°C | ~100°C/s |
| 矽中介層上（UCIe-A，~40-45µm） | ~25°C | ~120°C/s |
有機基板低熱導 + 毫米級氣隙隔熱；細 pitch 矽反而成了導熱路徑。Marvell 偏好基板配置（簡單 + 熱隔離佳）；EAM 偏壓可電子式快速追蹤溫度暫態，MRM 則受 heater 回授迴路時間常數限制。
圖說：三種光引擎封裝概念剖面對比——基板上 UCIe-S（130µm C4）、OMIB 矽橋 UCIe-A、PIC 中介層 UCIe-A，均頂接 Si/Glass 光學塊與 FAU。來源：Marvell, ECTC 2026 © SemiAnalysis
Lightmatter Passage M1000：全光子中介層
M1000 是多 reticle 光子中介層平台，ECTC 2026 首次深入揭露組裝製程與結果：
- 測試載具：15 顆 ASIC chiplet 以 chip-on-wafer 貼合到 4-tile 中介層（~2,100mm²，為 Hot Chips 2025 展示的 8-tile 4,000mm² 之半）；每 tile 32 條光波導 @127µm pitch；訊號/電力經 ~176µm C4、兩層背面 RDL 與 126µm 深 TSV 上行
- 翹曲是核心工程問題：260°C 回焊時 ~59µm、冷卻回室溫後 ~56µm（中介層僅 118µm 厚）——足以毀掉 C4 接點。解法：磁性夾具壓平基板進行貼合，電性組裝良率 >95%
- 熱驗證：四象限各 170W（1.47W/mm²）、25°C 冷卻液 1.8LPM/kW 下中介層 ~100°C——驗證 680W，封裝設計目標 >900W
圖說：Passage M1000 爆炸分解示意——IHS（刻 M1000 字樣）、TIM、ASIC top die chiplets、Passage 光子中介層、基板與 FAU。來源：Lightmatter, ECTC 2026 © SemiAnalysis
圖說：M1000 封裝翹曲 3D 量測六階段——25°C 45.6µm → 100°C 32.1µm → 200°C 17.8µm → 260°C 回焊 58.9µm → 冷卻 200°C 25.3µm → 回 25°C 56.6µm。來源：Lightmatter, ECTC 2026 © SemiAnalysis
NVIDIA OOI：光引擎搬上矽中介層
OOI（Optics-on-Interposer，矽中介層光學封裝）由 NVIDIA 首席研究科學家 Nikola Nedovic 主導，源自其 2023 年論文〈超越 CPO：將光學引入矽中介層的動機與方法〉；SEMICON West 2026（2026-10）以「Optical Integration for the Next Generation of AI」為題發表原型晶片，屬研究階段，非產品發表（TechNews，2026-10-20）。
- 架構：光引擎不放有機基板／MCM，改放在與 ASIC 共用的矽中介層上，OE–ASIC 之間的電訊號全程走中介層細線，邏輯同 GPU 與 HBM 共置於 CoWoS 中介層
- 取捨（論文 Fig. 4 圖說）：電頻寬密度因矽佈線提升；但 OE 被擠進 ASIC 周圍一圈中介層，光頻寬密度改受中介層面積限制——以 200T ASIC（邊長 25 mm）比較，CPO-on-MCM 封裝邊長 100 mm、OOI 的中介層環帶僅 8 mm 寬。媒體寫成「組件從 100 mm 集中到 8 mm」，量綱不同，以原圖為準
- 同場另展示 GPU–Switch 連接的 microbump＋低電容介面，以及 技術_DWDM 研究成果（8λ×32Gb/s＝單纖 256Gb/s）
- 與台積電 技術_COUPE 的對應：COUPE 平台分 COUPE-MCM（OE 在基板）與 COUPE-OOI（OE＋ASIC） 兩型（分析_SEMICON2026事件分析_富邦_20260831），NVIDIA OOI 即後者的架構方向
- 熱風險：上方 Marvell 實測 PIC 放矽中介層穩態溫升 ~25°C、暫態 ~120°C/s，遠高於基板側 <5°C——OOI 要量產需先解這題，Nedovic 亦自稱「正在克服商業化挑戰」
- 導入時點：媒體推論對應 2028 技術_Feynman，NVIDIA 未確認
圖說：ASIC 旁 2.5D 光子整合兩種概念——(a) PIC＋EIC 放在 Si interposer 上（OOI）；(b) PIC 放在有機 MCM 上，經 Bridge Si 局部矽互連接 ASIC。來源：Nedovic 論文 Fig. 3，經 TechNews 2026-10-20
圖說：200-Tb/s ASIC（邊長 25 mm）俯視比較——(a) CPO-on-MCM，12 顆 OE 環繞有機基板、封裝邊長 100 mm；(b) 2.5D integrated optics，16 顆 OE 貼 ASIC 四周放在 8 mm 寬的中介層環帶上。來源：Nedovic 論文 Fig. 4，經 TechNews 2026-10-20
基板商視角：光子中介層是矽光子的終局目的地
Soitec（SEMICON Taiwan 矽光子論壇，2026-08-31；產業_SEMICON2026矽光子論壇_Soitec簡報_20260831、產業_SEMICON2026矽光子論壇_Soitec逐字稿_20260831）從基板角度把光子中介層列為下一個機會：以「封裝尺度的主動矽光子中介層」連接 chiplet，稱其為矽光子的最終目的地，但「還有很長的路」。
- 效益：擴大 shoreline 以因應成長中的 I/O 頻寬；3D 整合讓銅連線降到最少，降低延遲與功耗；使 chiplet 解耦合（例如記憶體與邏輯 chiplet 分離）成為可能。
- 主動／被動：被動僅導光；主動則可內建光開關、在 chiplet 間重新配置，講者稱已看到不同成熟度的實作（新創、無晶圓廠與研究機構皆有）。
- 對基板的要求：光子中介層需異質整合新增功能（雷射、開關）並提升性能，呼應 Soitec 的 LNOI（調變）與 InPOSi（光源、放大器、光電二極體）路線，見 SOI.FP(soitec)、技術_TFLN薄膜鈮酸鋰。
判讀
- SemiAnalysis：近期最可行的封裝內光互連仍是垂直堆疊光引擎（如台積電 技術_COUPE），OMIB 式連接與全光子中介層次之——與台股 CPO 測試/FAU 鏈既有佈局一致
- 兩家的熱數據指向同一結論：PIC 位置＝熱設計問題，光引擎放基板側是近期主流；NVIDIA OOI 押的是反方向（電頻寬密度優先），屬 2028 年後的研究路線
- 大尺寸異質整合的組裝治具（磁性夾具）與翹曲量測是共通瓶頸，與 EMIB-T quarter-panel 的翹曲問題同源
來源
- 報告_SemiAnalysis_ECTC2026先進封裝_20260702，SemiAnalysis，2026-07-02（Marvell OMIB/Photonic Fabric 三篇 + Lightmatter M1000 組裝揭露）
- 產業_SEMICON2026矽光子論壇_Soitec簡報_20260831、產業_SEMICON2026矽光子論壇_Soitec逐字稿_20260831 — Soitec，2026-08-31；基板商視角的光子中介層效益與異質整合需求
- web_輝達OOI矽中介層光學封裝原型_TechNews_20261020 — TechNews，2026-10-20；NVIDIA SEMICON West 2026 發表 OOI 原型與 DWDM 256Gb/s 示範