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- 先進封裝分類複雜（2D、2.1D、2.5D、3D、3.3D、3.5D），3.5D 特徵為 Hybrid Bonding；TGV 依定義較接近 2.5D，非 Active Device（無法做 Transistor）。
- 玻璃優點：low Dk Df，利於高頻訊號；可做面板級封裝（310×310 或 510×515 mm），較 12 吋 Wafer Scale 提升利用率。
- 玻璃缺點：與銅 CTE 不匹配、易破裂、熱導率差（散熱是 3D 封裝可靠性驗證的最大挑戰）。
- 第一代：玻璃 Carrier（暫時性，最終需分離移除），CoPoS 第一代型態為 FOPLP，預計 2028 年量產。
- 第二代：Core Substrate（800–1100 µm）與 Glass Interposer（500 µm 以下），兩者邊界模糊，定義因觀察角度（台積電 vs. 封裝/PCB業界）而異。
- Glass Interposer 講師預估 2030–2032 年才可能成熟，較市場共識更保守。
- 500 µm 被視為技術甜蜜點：機械強度優於 300 µm，製程時間又優於 800 µm，且各類廠商（Foundry、Package House、PCB、Display）都能參與。
- 尺寸擴張路徑：工程版 250×250 mm → 量產版 300 mm 級；要做到 510×515 mm 挑戰極大，須先解決良率問題。
- 與設備商合作，使用其 3300 型工具，累計處理逾 48,000 片。
- 檢測方式：2D X 光，一小時約測 2,000 片，五天共檢測約 5–6 萬片（僅研發階段可行，量產無法如此耗時）。
- 蝕刻：HF 速率快但毒性高、穩定性差；業界轉向KOH/NaOH，選擇比可達 100 以上、16 小時內穩定，為非等向性、有利深寬比控制，但速率較慢。
- 金屬化／附著力：PVD效果最佳但設備成本高（310尺寸級約需千萬美元）、靶材壽命短；化學法成本低，適合小量/初期量產；Atotech metal oxide 層（約 7nm）使用率不高。
- 填銅方式：電鍍/銅柱，優於填銅膏／銀膏（燒結時 outgassing 易產生氣泡、影響導電性）。
- Dicing：業界公認最關鍵、風險最高的製程，需一次切穿高分子/金屬/玻璃且零缺陷，難度極高；預期採兩段式切割＋Bessel beam 雷射。
- 檢測缺口：Microcrack 為主要良率殺手；X光受多層 RDL 干擾、AOI 面對數十萬至百萬孔數時耗時過長；超音波為可能解方，但仍屬概念階段。
- 深寬比：目前多在 10 左右，未來可能挑戰 20，深寬比提升有助縮短蝕刻時間、提升機械性質。
- 玻璃基材供應商：Corning、SCHOTT、HOYA、AGC，共通弱點為熱導率偏低；碳化矽等替代材料被評估是否可取代 EMIB 中的矽橋，但加工難度更高。
- ABF 增層材料仍以日系廠商主導，台廠有投入但市占有限；材料改良聚焦降低與玻璃的 CTE mismatch 以控制翹曲。
- TGV 代工模式結合晶圓代工與面板代工特性，為供應鏈開啟新進入點，但也要求既有 TSV 供應鏈重新適應製程差異。
- 欣興：因 AOI/檢測導入時機評估後認為條件未成熟，加上 ABF 訂單暢旺、獲利穩健，選擇不貿然大舉投入 TGV。
- 玻璃基板不會完全取代矽中介層：矽仍具備玻璃無法實現的功能
- 裂紋主要出現於 C4 凸塊而非 micro bump
- Bottom-up 填銅（去除 seed layer 直接 PVD merge 填充）為近期中國大陸專利新方向，但 CMP 拋光時 slurry 滲入側壁空洞、TCT 測試中爆裂風險高，可靠性存疑。
- 陶瓷基板為潛在替代方案（京瓷、NEG 已投入研究），但大尺寸燒製仍是瓶頸，時程預期較玻璃路線再晚 1–2 年。
- 銅擴散防護：玻璃本身為 isolation material，設計端可比照 TSV 的 Keep-out Zone 概念設定安全區域。
- Full fill 散熱佳，適合 Interposer vs. Conformal適合 Core Substrate，但犧牲部分訊號完整性：高階產品仍以 full fill 為主。
我們今天的主題大致根據這八個部分來看。先開始，我們先講玻璃在先進封裝中的整體應用全貌。第二部分會談到最近很熱門的玻璃核心基板，也就是 Core Substrate。接著會介紹 Glass Interposer，這部分與 Glass Core Substrate，我們會先給大家一個簡單的定義。除了這些，我們也會談到玻璃的 Carrier 與後端的 CoPoS 製程，還有 TGV 的整體製程技術，會做一次 Overview。最後會談一些玻璃常見的問題與挑戰。最後還有一個人工智慧方法論在 TGV（填銅）製程上的應用範例。最後我會分享個人對玻璃基板整體發展的看法。
先講一下，目前半導體的未來趨勢，基本上有兩個發展方向。第一個趨勢是先進製程，讓元件的 Transistor 線寬節點越做越小，這取決於 EUV 技術能力，也就是曝光／微影設備 的技術能力。另一部分是先進封裝，主要希望透過接近 BEOL 後段的 Package 或 Back End of Line 製程，利用 Interconnection 完成。透過立體的 Interconnection 完成堆疊部分。以前我們看單位面積能放多少 Transistor，現在用先進封裝應該改看單位體積內能放多少 Transistor。因此後段封裝，尤其是先進封裝，重點在於立體的 Interconnection。
這些立體導線、Interposer 與 IC 載板要疊合在一起，這是目前半導體發展的趨勢。這是一個預測，大家如果看過技術報告都能看到，這些都是傳統的預測。目前主要發展從傳統封裝轉向先進封裝，未來半導體成長引擎將落在先進封裝上，因此先進封裝越來越重要。右邊圖中綠色產品屬於先進封裝範圍，包括 2.5D Interposer 與 3D IC。我們看到從 2020 年起，這些技術的成長趨勢越來越明顯，先進封裝仍是主要引擎。當然，先進封裝的分類相當多，我幫大家稍微整理。過去有 2.5D，後來有 2.1D、2.3D、3D、3.3D、3.5D 等分類，整體分類相當複雜。整體分類可分成這樣，但看紅色區塊，都是先進封裝範疇。為了減少英文與中文的語言隔閡，我用中文幫大家分類會比較快。底下部分用紅色字眼標示我認為較重要的分類。如果是 2D，基本上是 Build-up Substrate，還有一些 Fan-out 的 RDL，這也算是 2D 範疇。若做到 2.1D，會多一些 Bridge。這些分類依據我用紅色標示，方便大家理解。不過有個特別問題，這定義不是我定的，是 John Lau 定義的。因此 2.5D 與 3D 的界線有點模糊。看 3D 封裝，最先進的是 3.5D，3.5D 有明顯技術特徵。
它的技術領域一定包含 Hybrid Bonding。若結合其他 Device，包括 HBM 或 Logic 晶片，則被認為較先進。但早期 2.5D 定義是 2.5D 不能有 Transistor，可能有一些 Passive Device。我們在 Silicon 定義 2.5D 時是這樣定義。依此定義，TGV 較接近 2.5D 而非 3D，因為它不太能做 Active Device，包括 Transistor。TGV 可能能做天線這類 Antenna，但若要做 Active Device，TGV 可能無法做到。這是重要名詞解釋，若有講義可細看，今天不再深入。接著提醒大家，目前先進封裝技術重點包含台積電的 CoWoS、Intel 的 EMIB 及最新的 EMIB-T。我們先看 EMIB，EMIB 是在兩個不同 Die 間做 Interconnection 橋接。在這階段沒有 Through Hole 架構。若多了 T，代表 Backside 多了 TSV，可以往下連接，這與舊有架構不同。CoWoS 大家應該很熟悉，目前多以 CoWoS 為主，屬高階晶片封裝，包括 NVIDIA 晶片。當然還有 CoWoS-L。
CoWoS-L 與 EMIB 有些相似但不完全相同，封裝位置不同，先封裝起來。這裡有簡單技術比較，大家可參考。產品端已有這些產品，包括 CoWoS-L 產品，如 MI300、H100、GB200（CoWoS-S）等。這裡也有 Intel 的 EMIB 產品。目前先進封裝尚未使用我們今天要談的玻璃主題。後面會談 NVIDIA與 AMD，他們也用 CoWoS-L 與 CoWoS-S 做比較。我已做比較表放在底下，大家可回家參考。
今天主題還是回到玻璃。為何需要玻璃？玻璃材料特別，因為在高頻訊號傳輸中，訊號完整性及傳輸過程中，玻璃有優點，包括介電常數（Dk）低，DF 也低，對高頻 Interconnection 訊號傳輸有利。但也有缺點，例如玻璃與銅間仍有一定 CTE 不匹配。大面積加工雖穩定，但仍有加工問題，包括玻璃蝕刻、金屬化、填銅及後段 Dicing 問題。玻璃最大問題是易破裂，但有許多優點，如與 CPO 及 Photonics 連結良好。玻璃最大固有問題是導熱較差，與矽及其他材料相比，散熱性能較弱。對 3D 先進封裝結構，散熱是產品驗證及耐久性測試的重要課題。玻璃材料是否能通過散熱及可靠性測試，仍需時間努力。
玻璃問題不少，但市場談論玻璃優點是可做面板級封裝。過去多為晶圓級 12 吋 Wafer Scale，玻璃可做 Panel Scale，如 310×310 或 510×515 尺寸，能做更大尺寸。這裡幫大家簡單分類哪些可做面板，哪些不可。2D、2.5D 可做到大面板，這是目前技術路線簡單總結。玻璃應用非常多，從晶圓到面板。現在最熱門是 CoPoS，會把玻璃放在封裝體內或不放，稍後介紹。玻璃可應用產品及相關技術很多。目前技術路線簡單說，玻璃可分為永久基板或暫時基板。以目前狀況，CoPoS 稱為第一代，其他仍以玻璃 Carrier 為主。後面會談玻璃當封裝體，如 Core Substrate 或 Glass Interposer。目前第一代主要做玻璃 Carrier。較大尺寸 CoWoS 其實不是 CoPoS，是較大尺寸 CoWoS，重點是最後當 Carrier，最後要分離移除。這是玻璃在不同封裝結構的應用。這裡有一些報告，翻譯成中文供參考。我個人看法是 Carrier 是最快的，下一代會討論 Core Substrate 或 Interposer。這兩者可能性都有，但要看實際完成的可靠性測試。
從面板角度看為何做面板？利用率較高。傳統利用率較低，做成面板可提升利用率。算法是以可用面積計算。這是可能的算法，網路上應該有相關資料，大家可參考。玻璃帶來變革很大，因為整個封裝體有新架構、新層次，帶來許多新互聯技術。先進封裝重點是互聯技術。至於互聯技術用銅或光，目前我個人認為光與銅會同時發展。有人認為光較快，但我覺得還沒到那階段，兩種技術會並進。玻璃帶來整體技術變革，包含時間、生態鏈、成本與供應鏈。玻璃核心基板應視為戰略投資領域，未來 3 至 5 年是過渡期，中間需看量產廠與供應鏈能否解決許多技術問題，稍後會談技術挑戰。過去是這樣，未來希望尺寸不同，從 300×300 Wafer 可能做到 510×515。核心基板的應用端尺寸越高，尺寸會稍微小一些。玻璃仍有重要關鍵是翹曲，我們後面會談 ABF，不管是上壓 5 層、下壓 5 層，共 10 層壓合，玻璃翹曲仍是重要關鍵。我個人認為，目前若要把玻璃當封裝體結構，大面積挑戰大，因為整體挖孔必須很大，加上設備與均勻度等因素，做大尺寸封裝難度高，應先從小尺寸開始。這是我認為玻璃第一代可能發展方向。第二代是 Core Substrate 或 Interposer，這兩者邊界不清。依我認知，Interposer 厚度約 500 µm 以下，較偏向 Interposer；Core Substrate 厚度最高約 1.1 mm，最低約 800 µm，屬於 Core Substrate 範疇。但 500 µm 厚度有點棘手，因為玻璃熱度高是因為每個層都能玩，不管是 Foundry、Package House、PCB 載板或 Display，大家都能參與。
所以大家都想進入這塊，因為 AI 太熱門。在 500 µm 以下範圍，300 µm 玻璃 Handling 是大問題，但 500 µm 玻璃厚度較厚，機械性質比 300 µm 好，但不及 800 µm。但 800 µm 若要做後段製程，時間不會短，尤其做立體導線，每段都很花時間。以時間成本考量，500 µm 是較理想的利基點。雖有人覺得 500 µm 薄易破，不適合做大尺寸。我認為工程版會從 250×250 mm 尺寸開始，但量產版可能回到 300 mm 較合適。至於能否做到 510×515 尺寸，我個人覺得有難度，因為控制均勻性與良率是關鍵。有些廠商如力成早期投資大尺寸玻璃廠，蓋了兩個廠做玻璃及 FOPLP，做較大面積，但實際上，做大尺寸雖然產能高，但最重要是公司能否賺錢。利用率當然重要，但更重要是良率拉昇。若良率拉不起來，根本無法推廣。我認為良率是最重要的。必須在一定尺寸內先提升良率，才有可能擴大尺寸。以目前工藝水平，做較大面積板最有經驗的是面板廠，他們是最有經驗的玻璃 Handling 專家。最早且面積最大的廠商，其製程工藝水平相較目前較為落後，精細度不足。若要達到如此精細且大面積的製程，設備商必須投入大量資源。至於是否有設備商能完整運營，則取決於該市場的主要玩家是誰。
當然，如果是台積電宣佈要進行這項技術，全球最強的玩家和供應商都會參與這個領域，但如果我們不屬於台積體系，想進入這個市場，所遇到的供應商等級無法與台積電相比。因此，做大面積製程存在一定風險，且供應商能力有限。雖然技術不錯，但大部分製程人力仍集中於台灣市場，包括 PCB、OSAT 及半導體領域。主要仍依賴設備商與材料商。在此過程中，我們整合資產並累積部分 know-how，但大多數 know-how 掌握在 vendor 手中，因此 vendor 必須具備強大能力。若台積電宣佈進入此領域，所獲得的 vendor 能力會比其他廠商高一個層級，因此我認為 Core Substrate 的發展會較慢。我認為 Interposer 可能會較快。這是我看法的原因，但多數人仍認為 Core Substrate 會較快。不過，台積電認為的 Core Substrate，對 Package 或 PCB 領域來說，可能就是 Interposer，這是定義上的差異。我個人認為 500 µm 厚度是一個相當 niche 的點。這是一個大家都能參與的領域，因為玻璃最怕破裂，500 µm 厚度的玻璃在機械性能上比 300 µm 更佳。至於 300 µm 以下厚度，基本上不太可能實現。這是我對發展流程的看法，從 glass carrier 開始。
接著是 glass interposer，再來是 core substrate。我認為這是 interposer，但對 Package 領域來說是 interposer，對台積電來說則是 core substrate。許多人問 glass interposer 是否會取代 silicon interposer，這不太可能，因為 silicon 有些技術是 glass 無法做到的。主要差異就在此，silicon 仍會存在。因此，定義第二代產品時，如果底下有玻璃 TGV，那這個 TGV 到底算 core substrate 還是 interposer，取決於觀察角度。這是我們從 R&D 階段看到的情況，約十年前。約十年前，Georgia Tech 在美國成立聯盟，當時有 Apple、韓國公司投入，Intel 也參與其中。目前技術處於橫向整合期，應該位於此階段。至於這個整合期會持續多久，我持保守態度。稍後我會分享預估時間點，可能有機會達到 mass production。我們從玻璃承載板開始，一直到最終產品。承載板需符合多項需求及可用性。
接著是玻璃 interposer 作為 2.5D 人工智慧成長引擎，玻璃 interposer 的主要優勢包括熱散熱及互聯性能。玻璃的優點還有電性完整性及特殊 CPO 性能，成本空間也是一大因素。大面積製造可帶來高利潤，但前期投入高，因為這不是 wafer scale，而是 panel scale，設備成本非常高。預期方面，第一代 CoPoS 為 FOPLP，可能於 2028 年實現。玻璃中介層預計 2030 年後才可能出現。2030 年是否會實現，我認為不會太快，可能要到 2032 年才有機會，因玻璃需克服許多問題。玻璃需克服的問題眾多，預計 2032 年較有機會實現。下一步是玻璃的多種組合性，包含 silicon interposer 等比較。玻璃材料從中間層開始，可做細微設計。前面提到玻璃無法完全取代其他材料的原因。玻璃可與 CPO 及 photonics 良好結合，但無法做電容。若使用矽材料可做電容，但玻璃無法，因此仍需其他材料作為電容。玻璃無法完全取代的關鍵在於 interposer 的限制。
玻璃中介層面臨挑戰與優勢，大型量產及成本具優勢。玻璃相較 silicon 有其優勢。玻璃與載板製作方法相近，載板經驗有助於玻璃製作。後續展示玻璃 interposer 的優勢及應用。不細述細節，重點在玻璃供應鏈的改變。玻璃 interposer 的供應鏈與 glass core 供應鏈相似。TGV 代工為新商業模式，帶來新的供應鏈結構。TGV 代工模式類似晶圓代工與面板代工的結合，形成新商業模式。群創與 Ibiden 及台積電合作，呈現玻璃「晶圓代工式」的商業模式。除製造端商業模式改變外，供應鏈也會引入新材料，如介電材料。這些材料多來自過去 CoWoS供應鏈，但未必適用於現有產品。例如 plating 技術，過去用於 TSV，現需應用於 TGV，技術有差異。部分玻璃製造商會生產核心基板，提供雷射、蝕刻後的 substrate 給後段加工。另外，檢測設備也是重要環節。目前玻璃 TGV 若要量產，檢測仍是重大挑戰。若無法完全解決檢測問題，進入下一階段將相當困難。每個製程階段都需檢測，因 microcrack 問題頻繁，必須在每站檢查。玻璃 microcrack 太小，壓製過程需反覆量測。增層時，若面積過大，微裂痕可能不易察覺。多層製程中，裂痕檢測時間長，影響製程效率。
玻璃製程需長時間檢測，製程耗時。檢測設備重要，且需在較大面積（超過 310）下才能展現效益。這是基礎模式，否則製程時間過長。細線路方面，玻璃因平整度高，可做比 ABF 更細的線路，但仍受微影解析度能力限制。該能力決定線路尺寸。玻璃相較聚合物載板，熱穩定性較佳，翹曲範圍較小。比較 silicon interposer、glass interposer 及 organic interposer，相關技術資料可供參考。部分資料來自 Yole 報告，趨勢可信，但時間點與數字需謹慎評估。Yole 報告預估成長率高，去年底報告 CAGR 約 25%，現提升至 70%，顯示趨勢明顯。玻璃核心基板是否為一體成型，稍後說明。玻璃熱問題較難解決，存在風險。展示玻璃核心基板整體狀況，並將介紹市場現況及未來趨勢。這張圖展示 TGV 製程流程，從玻璃開始檢查，再進行雷射改質。方法多樣，雷射直接鑽孔為主流。雷射誘導（laser induced）仍為主流，需經過 etching 製程將孔洞形成，接著上 seed layer 或 adhesion layer。填充空洞後進行 polishing，這是 TGV 製程。依台積電、Ibiden 及群創定義，此階段屬於群創負責。
增層階段包括 ABF 壓合、檢測、曝顯，完成多層正反面製程，最後進行 dicing。對載板業者而言，新增 TGV 製程為挑戰。製程困難多，壓合問題不少。dicing 切割過程重要，需同時處理多層結構，包括多層增層與玻璃。期望以 Bessel beam 雷射切割，但製程精度要求高。精準度關鍵，尤其 Z 軸對位與能量控制。Bessel beam 雷射能量聚焦於線上各點，Z 軸控制影響切割品質。切割材料包含高分子、金屬及玻璃，需一次完整切割且無缺陷，難度極高。dicing 為關鍵製程，必須達到無缺陷標準。日本專家指出，完全無 microcrack 情況下切割難度極高。不太可能一次完成切割，至少需分 1 至 2 次處理。先去除上層多數 RDL 或 polymer，再進行玻璃切割，避免裂痕導致報廢。dicing 為重要製程，個人認為極為關鍵。此為 CPO 應用示意，今日不深入討論，未來有機會分享。今天核心重點為 TGV 技術挑戰，稍後休息後將進入純技術階段，從玻璃蝕刻講到增層，涵蓋範圍廣泛，請大家稍作休息。現在開始，將討論線寬線距、載板大小、兩側對稱增層數量、玻璃材料及厚度、附著力，附著力指玻璃與金屬間的結合力。
ABF 與玻璃間的附著力也很重要。結構重點在 TGV 孔徑及深寬比。此圖為 Intel 於今年 3 月日本發表，展示 daisy chain 結構，上方五層增層。下方亦有五層增層，總計約 10 層結構。整體厚度約 1.5 mm。增層仍以 ABF 方式進行，未來材料可能改良，但目前多數仍用 ABF。壓合過程中翹曲為重要因素。傳統方法中，經熱處理後翹曲問題頻繁。玻璃因熱穩定性優於高分子材料，後續製程中翹曲量較傳統 BT 基板低。至於尺寸縮小多少，實際上需要完整檢視整個封裝體結構才能確定。接著談增層部分，除了剛剛提到的增層材料外，還涉及 RDL 部分，當中包含 sputtering 及孔內金屬化的問題。很多人認為孔內金屬化相當困難。其實我在這個領域已有近十年經驗，尤其是孔內金屬化部分。有人嘗試用其他方法，例如填銅膏，或是其他替代方案。銅柱也是一種方法，但我仍偏好傳統方式，因為傳統方法效果較佳。填銅膏或填銀膏（silver paste 或 copper paste）在填充過程中，銅膏的散熱性能尚可，但導電性不及完整銅柱。銅柱的導電性較佳，因為銅膏中含有許多填料（filler），且需經過燒結和熱處理，過程中填料及其他物質會產生 outgassing，可能形成氣泡，無法完全固化，影響導電性。
無論是 silver paste 或 copper paste，熱處理後仍會有缺陷，因此這並非技術發展的主要方向。以銅柱方式來說，效果仍優於填充膏。面積方面，工程版尺寸約為 200×240 或 250×250。若將此板尺寸放大，約為 510×515，約為其一半。載板及 MP 版尺寸大致在此範圍。這是前期工程驗證時的尺寸，厚度約在 500 µm 到 1500 µm 之間，屬較安全標準。300 µm 以下風險較高，易破裂。以傳統 wafer scale 來看，目前台積電應用尺寸約 310×310，略大於此。未來可能仍維持此尺寸。至於 FOPLP，我相信會走到這個尺寸。至於 TGV 是否能達到此尺寸，難度很高。我傾向認為 TGV substrate 作為 core 或 interposer，其尺寸仍會落在 310×310 範圍內。部分 core substrate 或許可做到 510×510，但以 TGV 整體製程，不論是 core substrate 或 interposer，要做到 600 尺寸難度極高。談 laser 部分，從玻璃開始，第一步是雷射改質。現有 laser 方法多種，其中 laser induced deep etching（LIDE）仍為主流，因其垂直度高且速率快。
此方法光滑度佳，對高頻訊號有利。孔的正圓度及側壁 roughness 均為重要因素。此外，孔型多樣，包括漏斗孔等。從訊號及溫度角度，直孔較佳，但直孔製程難度高，尤其孔需非常直。一般製程為 laser 打孔後，會進行蝕刻。蝕刻過程中，孔常呈漏斗形狀。傳統做法及 Yole 報告指出，兩邊雷射打孔並非最佳方法，因需考慮擴散問題。擴散問題導致孔中心位置蝕刻速率較差，形成漏斗孔型。此為蝕刻過程中擴散影響所致。若要製作非常小且直的孔，難度極高。若要達成深寬比約 10 倍，孔徑約 50 µm、厚度 500 µm，製作直孔非常困難且耗時。蝕刻條件選擇亦影響結果。有些人會製作 V 型孔，較易加工，但直孔難度仍高。整個 TGV 孔製程流程為：laser 打孔後產生微裂紋，接著進行 glass etching、deposition、填銅製程及 CMP。laser 打孔過程中，孔已穿透。蝕刻多使用氫氟酸（HF），其優點為速率快。HF 毒性高，操作及排放嚴格，對工廠造成負擔。若不使用 HF，可用其他替代品，例如氟系的其他蝕刻液，速率較快但不及 HF，毒性較低。使用這兩種方法原理相似，但若要更佳效果，仍需使用鹼類蝕刻劑。
鹼類蝕刻劑主要有 KOH 及 NaOH。KOH 蝕刻效果較佳，NaOH 速率稍快，但側壁品質較差。接下來將講解較學術的內容，針對 TGV 孔的蝕刻機制。HF 蝕刻機制中，pH 值控制重要。HF 表面過程無活化，類似質子化及取代反應，誘導極化後解離。此為決定速率的關鍵步驟。這解釋了為何 TGV 孔（雷射改質區）蝕刻速率較母材快。HF 蝕刻速率較快，因其在蝕刻過程中取代反應較快，且具靜電吸引力功能。但速率差異不大。此方法存在問題，稍後會說明。另一種蝕刻劑為氟硼酸類，屬酸類蝕刻劑，易揮發，影響 pH 值控制。因此，TGV 蝕刻多採用鹼性方式。鹼性蝕刻因 laser 打過區域本為 Si–O–Si結構，蝕刻速率較快。蝕刻後表面變為 Si–OH結構，縮短鍵結間距離，產生缺陷，有利非等向性蝕刻。蝕刻完成後表面平滑。量產過程中，最重要的是製程穩定性。量產關鍵在於製程的 repeatable 性及穩定性。鹼類蝕刻劑穩定性優於氟系蝕刻劑。以選擇比比較，鹼性蝕刻在 16 小時狀態下非常穩定，故成為 TGV 蝕刻主要材料。但缺點是蝕刻速率較慢。因此，後續工具配置及蝕刻槽設計非常重要。鹼性蝕刻可達高選擇比，甚至超過 100。
寬比指板厚除以孔徑比例。深寬比越高，結構越像吸管；越低則較扁平。通常深寬比超過 10 屬高難度。未來可能達到 20，因為接點間距越來越小，尺寸縮小可增加 TGV 數量，提高 IO 數量及多功能性。此外，深寬比提升可縮短蝕刻時間，增加厚度，提升機械性質。這是深寬比成長明顯趨勢的原因。接著談附著力問題。完成 TGV 後，下一階段為金屬化過程，方法包括使用 sputter、化學方法等。若 sputter 效果不佳，需用化學方式補強，稱為 hybrid。基本有三種方法：第一種為雙面 PVD 打到底。第二種為 hybrid 方法，先雙面 PVD，但 PVD 可能無法覆蓋側壁，需額外處理。第三種為傳統化學方法，成本最低。PVD 設備成本高，尤其大面板 310 尺寸 PVD 設備約需千萬美元，對量產廠負擔大。化學方法成本較低。化學方法適合小量或初期量產，若量產規模大則可考慮 PVD。成本效益需評估。附著方法多樣，如鍍鉻、鍍鈦、鍍鎳、金屬氧化物（metal oxide）、氮化物等，亦可用矽烷處理，但效果較差。傳統 Atotech 為 metal oxide 層，厚約 7 nm，但使用率不高。
可能因 coating 或 process 問題，尤其在高深寬比情況下，viscosity 為重要製程條件。工業界亦有類似做法。coating 層呈現類似微孔（micro-porous）結構，有助於產生高附著力的 mechanical interlocking 效果。此為目前 metal oxide 類製程較佳 approach。前述方法仍需基本流程，如上觸媒、活化及化鍍。有人嘗試觸媒與金屬化同時進行，全球僅一家在做此技術。這是中國大陸學校利用氧化方式燒結產生觸媒，直接還原銅並催化銅沉積的附著方法。附著力製程包括 sputter 及類似 solution 方法。後續將介紹應用。此方法為 DOE 方式，與院方合作，利用 AI 尋找最佳填銅製程。利用 DOE 及 AI 方法，產生 I 型架橋（bridging）結構。此架橋結構罕見，sidewall 易蝕刻為難題，故以 fill up 方式處理。實驗結果顯示，完成填充孔洞尺寸約 80 µm。今日課程著重原理說明，DOE 需有 index，透過程式化方程式實現。
DOE 方法包括空間法、RSM、反應曲面法等多種不同技術。你有很多輸入變數和標籤向量需要處理。在這個過程中，索引是一個非常重要的環節。由於該類方法global optimization，無法針對單一點進行優化，也就是說它無法localized optimization，只能做微觀尺度的優化（microscale optimization），無法針對某個權重進行微觀優化。但這個議題值得討論，因為我們所做的是局部優化。這裡指的是權重優化。這件事很困難，如果要將方法應用於針對特定點或某個權重進行優化，就必須理解索引的重要性。提醒大家，有些人可能熟悉流體的問題，其中最基本的是雷諾數。雷諾數會產生一個數值並有明確定義。基本條件包括三點：第一，必須是無因次；第二，必須符合物理條件；第三，必須能量化。我的想法來自於這個定義。簡單說，為什麼今天能做到優化，是因為我創造了一個無因次群來建立理論，這是很有趣的事情。一般而言，電化學中最基本的理論是能斯特–普朗克方程。你需要考慮很多問題，因為在電化學系統中，必須考慮擴散、migration、reduction，以及有人稱為convection的現象，但實際上它並非真正的對流。這些都是需要考慮的因素。
你希望在過程中填滿空隙，並控制在特定條件下，保持在過渡態，不希望完全是層流或產生紊流，而是控制在特定區域。這點非常重要。我們當初做了一些模擬來驗證這件事，模擬結果顯示可行。我們使用 COMSOL 完成了高深寬比結構下橋接的模擬。接著，我們定義了剛才提到的數值，例如定義了比率。這個數值需要同時滿足三個條件：無因次、具有物理意義，且可量化。這三者同時滿足，能產生類似 RSM 圖形，方便觀察彼此關係。透過調查不同因素的交互作用，你可以看到為何稱為全局優化。完成這件事後，你有輸入與輸出，將數據放入表格，系統能在一分鐘內告訴你最佳解。知道最佳解後，下一步是實驗驗證。我們做了兩次優化，訂定兩個優化值並執行相關工作。在過程中，我們也從理論計算出發，透過電鍍理論計算為何能達成無空洞填充。我們利用理論無因次群進行計算，最後得出公式，並繪製圖表，告訴你理論上填充所需的時間。
這是理論上的最快速度，但若要實際達成，必須在小尺度上實現，這有一定難度。最重要的是能在大尺度上實現。我們在大型實驗中考慮了電鍍後的均勻度、孔洞良率及附著力等因素。因此，我們與天虹合作，使用他們的 3300 型工具完成實驗。總共處理了超過 48,000 片，最好的良率達到 99.999369%，最差良率為 99.3%，連續五天的平均良率為 99.7%，成功完成目標。我們利用 2D X 光檢查所有區域的空洞。花費大量時間，因為一般 X 光檢測一小時約能檢查 2000 片，我們檢查了約五六萬片，連續五天完成。最後是否有缺陷？缺陷長什麼樣子？我們來看一下，缺陷可能出現在動作或時間點上。也可能是濺鍍層未連續，這些都有可能。基本上，缺陷主要有兩種型態，這暗示未來開發項目中，快速檢測 seed layer 及空洞檢測機制仍然必要。因為無法花費大量時間，這只是研究階段，量產無法如此耗時。最後，我整理了目前所有技術的比較，從 Atotech 到電子科技大學的實施方式。相關論文可參考廈門大學、UCLA、上春、Lam Research 及工研院等。以目前評估，若能使用濺鍍是最佳方案。
你可能會問濺鍍怎麼樣？濺鍍確實存在，但仍有一些問題。傷害與問題仍存在。若初期量產不多，濺鍍最大問題是靶材的lifetime。靶材開槽後，可能一段時間內損壞，因此必須在短時間內完成量產。靶材固然好，但前期開發若使用，成本非常高。因此，如果濺鍍可行，我建議大多數還是採用濺鍍。這也是為何詢問台積電供應鏈，問 CoPoS 或 TGV，答案一定是 broad。這給大家一個實際的提示。當然，我們也做了一些相關工作。我們之前也幫客戶做過 1180 µm的項目，耗時很久。基本上，我說 500 µm是好點，因為你的製程時間不會太長，否則時間可能以天計算，而非小時。
接下來要談的，就是這個主題。增層材料部分，大多以 ABF為主。台灣也有許多 ABF 廠商。這裡整理了目前可能的 ABF 材料及其產品名稱，做簡單比較。這些廠商都能生產，台灣也有廠商，但目前仍以日系廠商為主。你可以看到他們主要在降低 CTE mismatch，因為若要做多層增層，CTE 若不降低，會造成嚴重的翹曲。
因此，他們持續改良材料，希望 CTE 越接近理想值。玻璃的 CTE 約 3.9，一般約 3.4 至 3.7，矽的 CTE 約 2.6，銅的 CTE 較高，約 16。很多人關注覆蓋層與玻璃間的附著力，這是大問題。若增層材料的厚度過高，會產生較大的整體應力，因為塗覆整面後進行後續製程。若能將所有膜層的厚度控制在合理範圍，避免過高的 mismatch，理論上完成整體製程後，應力可被控制在較小範圍。只有在應力被控制較小的情況下，才有可能達成 600 次以上的循環，否則很難達標。這是我認為相當重要的點。另外，從表中也可看到 DF逐漸降低。DF 降低後， insertion loss。在高頻訊號傳輸中，訊號損失較小，材料的訊號完整性較高。這也是材料持續改良的原因。
目前我們做的增層主要有兩種，無論是 chip first 或 chip last，這是一般所稱的 FOPLP，玻璃作為載體的兩種不同方法。我們稍後會有比較。過程中重要的是玻璃最後必須debond，因此需考慮warpage問題。有人會用balance film方式處理。你可以看到這種平衡層會放置在此處。
這些平衡層會放在元件下方，作為主要抗應力的結構材。此外，還有一些膠膜會貼在玻璃上，或可能貼在其他部位。可能貼在molding上，視整合流程而定。可以明顯看到，有平衡層與無平衡層的差異。這張照片清楚顯示為何平衡層在 FOPLP，甚至未來玻璃基板上，是重要的製程，因為每層疊層的厚度若不一致，會影響整體品質。厚度不一致會影響平衡層厚度，材料端也可能受影響。這些因素都會造成影響。目前可見，平衡層材料也會考慮溫度因素，這是重要的一環。因為後續可能進行退火測試、熱測試或 TCT 測試。一般高分子材料在 250 度以上多會分解。耐溫是重要問題，尤其需做大量測試。TCT 測試可能從 -55 度或 -45 度到 120 至 150 度範圍，做 1000 個循環，可能需 2 至 3 個月完成。因此，FOPLP 的高分子材料是重要重點。後續還有balance film細節，今天不多談，提供資料供有興趣者參考。
最後部分是切割。切割過程非常重要。未來可能採用兩段式切割，避免一次切到底造成問題。先切除一部分，再切另一部分，最後再一起切到底，這是較佳方案。
裂紋也是重要環節。中間是否有每一道裂紋？如何檢測？目前檢測技術尚無理想方法。我個人認為超音波可能是較好方法。若玻璃裂開，介面材料黏著度降低，會產生裂紋。若黏著度不好，超音波波形反射會與完整無裂紋不同，理論上可偵測差異。如何檢查microcrack？我認為超音波可能是可行檢測方法。X 光無法有效檢測，因為金屬層過多，且有多層 RDL，檢查每層困難，底層板也會干擾。這是重要問題。另一可能是，在完成 TGV 後，先上保護層給予較強保護模式。至於保護膜是否影響其他問題，後續需解決。這是概念性想法，或許可行。
玻璃裂開原因多，包括玻璃脆性、CTE mismatch、加工缺陷、崩孔、切割、CMP 中水分存在等。水分在微裂縫中，經過 TCT 測試時蒸發，可能造成壓力上升。這是需考慮原因。界面問題也是重要因素。裂紋分類多，有鏡面區、霧面區等，這裡不細述。固定在內部的水分，在升降溫時壓力持續升高，可能導致破裂。這裡展示玻璃型號整理，目前商用且較合適的型號。
Corning 佔三款，SCHOTT 有兩款，HOYA 和 AGC 也有。整理兩種不同顏色材料，性質相似。相同顏色代表性質相近，從上到下可見。最簡單看法是玻璃熱導率較差，從最後一排可見。唯一較好的是碳化矽類材料。是否將此材料升級取代玻璃，是值得思考的點。但該材料有些問題，無法做太大尺寸。若要做產品，可能會取代 EMIB。EMIB 用於連結 HBM 與 SoC，訊號量大，需考慮散熱。我認為這是好的方法與時間節點。若用該材料，不太可能完全取代板材，但可能取代silicon bridge，應用於此。對 TSMC 來說很有用，因為該材料最大問題是加工困難，其他問題可由 3D 結構解決。例如熱膨脹係數差異可用相關技術降低。材料熱傳導係數佳且 DF 低，基本符合需求。若能用類似 TSV 製程製作材料，唯一挑戰是邊緣加工，只要解決此問題，材料應用性高。這可能是下一代 EMIB-T 版本，可能取代玻璃，也可能取代矽。這是新觀點，但加工困難，速度慢，如何克服是製程最大挑戰。
其他供應鏈已完整。未來趨勢可能如圖所示，我不認為玻璃核心、玻璃基板或玻璃中介層會取代矽中介層，這不太可能。有人研究過微結構。前面提過玻璃較佳是因為熱可靠性與穩定性較好，不易產生翹曲，因此不易裂。裂縫多出現在 micro bump 位置。群創光電做了長期研究。他們發表多篇論文，重點是micro bump問題不大，反而 C4 凸塊在製程中會產生micro crack，這是較大問題。這是結論，詳細過程可參考論文。
這是 Intel EMIB 基板，應該是今年 3 月的。我實際量測過，非常認真確認是否為 800 µm，結果不是，因為在孔徑比例假設下，實際厚度約 600 多 µm，依比例尺量測，並非預期的 800 µm 厚度。所以這就是我說為什麼 500 µm 是一個好的甜蜜點。從這張圖可以看出，它實際上的aspect ratio沒有那麼高。基本上，我認為 750 µm、600 多 µm 或 550 µm 這種尺寸，深寬比不用太高，大約接近 10 或少一點點也沒關係。
在這個厚度之下，可能是一個好的方案。他們在切割時特別強調，確實沒有微裂，並且有做到這件事。當然，也有人用其他方法，比如富士通用導電膏來做。最近也有人嘗試一些有趣的做法，我講這個故事是因為那天我去跟一位產業界的前輩聊到這個問題。銅膏導熱效果其實不佳，這會帶來一個小問題，就是銅的訊號或 solid 銅柱會比較好。因此，他們用 laser 把中間的銅膏打掉。假設孔徑是 100 µm，先填入銅膏，填完後再把中間部分打掉。打掉 50 µm，等於在 sidewall 上會有 50 µm 的空隙。接著進行 plating。Plating 需要這樣做的原因是 plating 時間很長。有人在思考是否可以不用 butterfly 結構，像我們今天看到的那些都是 butterfly。其實可以直接從底部往上 plating，這是有機會做到的。不過 Intel 有一篇專利提到這點。上上禮拜在中國有篇專利發表，他們看到一種做法，不用 seed layer，直接用 PVD 打到某一邊 merge 起來，然後直接往上填。這種做法號稱能解決很多問題，但也有很大問題。最後 polish 回來後，如何處理？如果採無 seed 的做法，因為孔上面完全沒有附著，在 polish 過程中使用的永遠是 CMP，slurry 會不會掉進去？再做 TCT testing 時就會發現爆掉，卡在裡面。這是一個很危險的過程。有人問我這東西可不可以跑到最後，我個人認為還是要看驗證端。
當然我不敢保證剛剛講的銅柱打掉後中間再長上來，這或許是一個好的解法，但問題是這解法考慮到另一個問題：你的 TGV 真的蝕刻得那麼好嗎？在同位置上雷射真的都對得那麼準嗎？這是我覺得滿有趣的問題。當然也有人在做陶瓷。有一家載板廠對 TGV 沒興趣，他們的人跟我說他們沒興趣，想做陶瓷。陶瓷也是一個很有趣且有可能的材料。京瓷也有在做，日本電氣硝子也有做一些特殊陶瓷材料來取代玻璃基板。大家也在思考玻璃是否真的必要，因為玻璃難加工，這是留給大家思考的地方。陶瓷或許是一個選項，如果覺得玻璃太貴，也可以考慮陶瓷。但陶瓷是否能做那麼大，最大問題是燒製那麼大尺寸有點困難。目前這應該是報告上寫的，我個人覺得不會那麼快，可能還會晚一到兩年。除了剛剛提到第一代（first generation）狀態下，才有可能量產。會在 2028 年量產，不然如果不是做 FOPLP，可能有點困難。今天的課程就到這裡，謝謝大家。
Q&A
現在要進行開放現場提問嗎？我們先開放現場提問。
(聽不到)
這要看板厚。如果板太厚，會有困難；如果板不厚，固定同樣 size 下，縮小孔徑機會會高一點。板子變厚會增加難度，但不是完全不可能做到。我知道他們有在開發中，但不確定進度。至少我合作的案例是做到的。化學藥劑會不會影響表面的銅附著力？來解決附著（adhesion）的問題。如果銅膏成分存在，可能你的 electrical data 不一定會過。我講的是電性的 data，電性測試做這些其實很重要，不管是 filling 或結果是否 void-free，重點是電性能不能 pass，電性反而是 priority one。如果改材料後電性跟著改變，危險度很高。我專業判斷可能不太適合這種做法。確實可以，但整根銅柱會比較好。就像剛剛說的，PVD 不太可能整根鍍，PVD 只能長 sidewall。要整根填銅還是要靠電鍍做法。電鍍做法是雙面 double side 的鍍，或只有一邊從底部往上長，兩種都有機會。還有一種用指針方式做，我有看到。如果真的可以填進去，對整個銅柱電性來說當然比較好，會比其他方法好很多。
巨量轉移用 laser 打，我覺得有點難，因為我們 TGV 不可能每天都蝕刻得一模一樣。
前面的製程改成 TGV 用氫氟酸已經在上了，關鍵在於它的 data 值，這個 data 值有設定的數值。
其實大家不想用氫氟酸，都一直用鹼的。現在大家改用鹼的，因為氫氟酸問題在於穩定性較差。我們看的是量產角度，關注今天、明天、後天做的是否有一定平衡。這是最重要的。做得好不好是另一回事。當然先求在既有基礎上往上，但量產還是以穩定性為主。你剛看到 data 有點多，有 show 一條線。它的選擇比會隨時間 decay 蠻多且速度快，但在十幾個小時內固定在某值，代表選擇比固定。選擇比如果固定，對這種非等向性製程很重要；因為用 HF，一般 HF 大部分屬於等向性蝕刻。為什麼鹼蝕刻可以做到深寬比將近 10？因為玻璃受到雷射改質才有可能做到。選擇比對蝕刻製程是非常重要的步驟。如果選擇比沒有保持，製程就不穩定。再加上考慮環境及人體傷害因素，通常不太會使用 HF，所以用鹼法是比較好的 approach。至於用 KOH 還是 NaOH，這取決於各家配方。理論上 KOH 速度慢但蝕刻得比較 smooth，NaOH 速度快。也可能混合使用。若是我做，我會混合，並考慮加入一些界面活性劑幫助降低過程中穿透阻力。
例如 polymer、copolymer，或一般的像 PEG、PPG、PVP 類似這些材料。或者它們之間的 copolymer 延伸方案，也許是個好想法，增加它們在親水性 wetting 的效果。這樣如果 wetting 效果增加，選擇比又能保持，優點是蝕刻速度快，可以蝕刻得很快。
請教一下，TGV 開孔沒辦法完整擺盤，現在很多廠商在做這樣的檢測。AOI 檢測完，您覺得如果製程要導入 AOI，實際意義是否大於成本，應該是哪一順序要導入？
因為孔太多，像剛剛範例是 50 幾萬個孔。孔的 width 也要看，neck 也要看。要怎麼量 neck？如果是透明玻璃，可能比較好看，有 AI 有機會，光學也有機會。玻璃好處是透明。若沒有，可能用其他方法。我不知道他們可能用類似其他光學手法，但 AI 導入確實有必要。公差每個做出來一定會有，但不能差太多。這就是為什麼說 TGV 尺寸放大達不到，比如 600×600 很難。因為 600×600 時，上面有多少孔？光檢查 TGV 孔都是時間。如果這些 inspection tool 沒做好，很多人立刻量產，我跟你講他們死得快，亂丟錢。這也是為什麼 Unimicron這麼保守，做了很多 study，因為他們知道不好。現在產能好，訂單多，沒必要浪費時間搞這個。ABF 正是接單好時機，賺錢時不想花時間搞這個。有些轉型企業沒想進來，但也要評估，不要亂投資，隨便跳。
問一下，關於玻璃附著力的問題。
玻璃附著力是個難題。以前做相關製程的人，跟 TGV 比較接近的是很多會跟 TSV 做比較。大部分供應鏈來自原本 TSV 供應商。附著力問題被提出，是因為以前做 TSV 時，比如 10 µm 孔、100 µm 深度的 AR。基本上 TSV 不太可能有 500 這種狀況。絕對不可能。TSV 最大就是 100×100，往下推，不會往上。原因是導體有問題，PVD 無法搞定。但你問為什麼用 PVD，是因為 PVD 做時孔不需那麼厚，填滿時孔厚度大於 surface 厚度 5 µm 已經很誇張。基本上鍍不到 5 µm。PVD 可以做到這件事。當金屬膜厚度增加時，副作用較難控制，因為 film stress 會較大。金屬厚度與 stress 有關。厚度越大，stress 越高，翹曲也增加。這也是為何討論玻璃與銅附著力時不輕易使用。以前 PVD 可能在某些條件下不適用，是因為銅厚度影響。但 PVD 有特殊 component 可增加附著力，這是可行的。這些 component 必須裝在 PVD chamber 裡增加附著力。這是 PVD 的 know-how，我不是 PVD 廠商，不便多說，但確實可行。但有範圍限制，超過 100 不太可能，因玻璃仍太新。銅與玻璃間附著力是難題。
所以有人想用 metal oxide 解決。Metal oxide 是好方法，但也有問題。沒有一樣東西是最好的，要看應用，找最適當的 solution。
大家都在問剛剛提到的問題。我聽說有人用 buffer layer 解決困境，這是有機會的。
我不確定他們是不是用這方式解決。但聽說他們想靠 buffer layer 解決問題。Buffer layer 就是像剛剛的 metal oxide 解法，但這跟 process tool 有關。選擇好的 tool，比如用 sputter做得好，或許是好解法。我覺得完全不能用 metal oxide 也不對，要看有沒有選好 tool。用 dip coating 做時，需要很多 training。如果能均勻一層上去，這件事就可能成立。即使中間無法連續，我覺得還好。以前做實驗時，沒用這材料時，用化鍍會有 peeling。有趣的是，我直接上化鍍，在平坦表面上會掉，但在有 via hole 的區域上反而不掉，因為 coating 有 mechanical interlocking 效果。sidewall 上若稍微沒上，對附著力影響不大。再考慮後續 TCT testing 是否有機會過，我覺得這才是重點。這問題看起來有解，是有機會的 approach。做法看你選材料與方法。Tool 很重要，影響很大。
對銅擴散問題怎麼處理？玻璃本身是 isolation materials，二氧化矽結構，應該會像介電層一樣。
我記得有個 Keep-out Zone，以前做 TSV 時講 keep-out zone，也有 zone。意思是在 zone 與 zone 間有最小間距，怕技術上沒做好，擴散還是會跑。基本上 Oxide 是很好的阻障層（barrier），銅也沒跑那麼快，因為溫度要升很高。會有安全區域，在區域內即使擴散也沒事。設計端應該會有給，類似 Keep-out Zone 的一個區域。
抱歉，這部分沒辦法回答，您可以私下找我諮詢，我會再給您詳細說明。今天先回答聊天室的問題。第一個問題是關於尺寸，是 TSMC 的 510 還是 520 core？群創的話，我覺得應該還是 310。至於是 core 還是 interposer，就看大家怎麼定義，看它放在哪裡，但我覺得 core 的比例比較高。另外一個：你覺得群創 TGV 的優勢在哪裡？也有類似產品。群創的優勢是它的玻璃 handling 時間夠長，這是主要優勢。它畢竟是大公司，在玻璃領域有長期經驗，所以我覺得這是它的特殊優勢，也不令人意外。問題很多。為什麼不能做電容？這是技術問題，真的沒辦法做。High-NA 的 EUV 是先進半導體製程的問題，不會在這裡討論，因為 High-NA 的 EUV 屬於先進製程範疇，不會在先進封裝裡面討論。你說這要多少成本，還包含一台約 3 億美元〔?原文「30 億」〕的設備，所以可能有點貴。這屬於半導體先進製程範圍。至於成本多少，我真的不知道。Core substrate 檢測的問題可能有哪些站點，接法是什麼，我剛剛有提到。dicing 是否有好的接法？
我有聽說，但如我剛說的，可能先把 ABF 去除，停留在玻璃上，最後用雷射再去 dicing。這可能是兩段式的解法，因為 dicing 不能一次完成。CoPoS 2028 年會用到 Feynman 嗎？我不知道。Feynman 應該是 NVIDIA 的那顆晶片。我真的不知道 EMIB-T〔?後段轉錄不完整〕，沒辦法回答你。就差不多這樣，我們今天先這樣，後續如果有問題，我會留我的聯絡方式。
如果後續有問題，可以記錄下來，我們會統一轉給老師回覆。如果還有問題，可以在聊天室提出，或者可以直接開麥克風提問。
採用邊緣保護方式，邊緣保護材料需要更強韌性來吸收應力〔?轉錄不完整〕。
如果有微裂痕，可能會有，但後續會經過相同的處理動作，會被消除。也就是說，即使有些裂痕，在邊緣部分，仍然可以被處理掉。現在雷射技術很好，只要選擇合適的頻率，開裂問題基本上不大。至於邊緣問題，如果指的是整片玻璃的邊緣，可能需要額外保護層，類似保護膜，但最後還是要想辦法去除這層保護層。移除方法可能會用 UV 等方式，將其分解、剝除，類似過去熱膠（熱剝離膠）的做法。做切割時有一種膠，會加熱或打 UV 使其分離。剛開始貼上去時，能保護斜角度，這是過去確實有的做法，最後會再把它去除。這解法包含整個邊緣問題，確實是不希望有殘留。如果不去除，單純作為基層支撐，使用過程中會有影響，實際使用才知道。雖然有些例子還沒普及，現在台灣大部分人還在階段，大陸進展較快。
剛剛提到銅的填充方式很多，有銅柱、填銅膏、化學銅電鍍。針對玻璃深寬比部分，如果玻璃較厚，填銅方式是否有差異？
其實這是大範圍問題，目前沒有數據支持這樣的說法。但在大深寬比，尤其約 1 mm 左右的玻璃厚度範圍內，填充方式可能會改變。但改變過程中，是否能持續做到產品可靠性驗證，仍是疑問。中間還有很多問題需要考慮。這是 bottom-up 做法，有一邊往上長的過程，要考慮雙面 PVD，先讓一邊 merge 起來，再往上填充。過程中電鍍參數設計，以及填充後中間 sidewall 是否完整。這時候等於直接長銅柱，銅柱與玻璃間附著力幾乎沒有。後續做 CMP 磨平時，slurry 可能陷入 sidewall 空洞。研磨過程若不慎，後續熱處理封裝時會有問題。可能會導致直接破裂或整個板子爆開，可靠性通過機率很低。這做法可行性存在，但是否能通過可靠性標準，我不敢保證。這方法確實有高風險遇到可靠性問題。相較之下，使用 butterfly 做法風險較低。但這方法填充時間較短，速度較快。這是技術上另一種考量。另一技術路線，目前沒有數據支持哪個較好。兩者都有存在價值，視產品應用端而定。較高階產品應該還是採用較傳統做法。
聽說現在銅柱與孔壁玻璃間需要一層緩衝材料，因為有相關材料。您這邊有什麼想法或經驗嗎？欣興這部分也有嘗試過，不知道有無相關資訊。
加了緩衝材料當然會比較好，但緩衝材料是否適合量產是另一回事。緩衝材料一定有幫助，但面對的孔不只一個，是上百萬個，這是難點。就像剛剛提到用填銅膏再打掉，銅膏就是緩衝材。但在高深寬比下，緩衝層的熱膨脹係數是關鍵，這確實是大挑戰。如果能做到，我相信會有效果。但能否做到每個孔、上百萬個孔都完美，機率很低。理論上緩衝材可行，但實務挑戰很大。
線上還有學員想提問嗎？如果沒有其他問題，今天課程先結束。稍等，現在有一個問題……
是 full fill 比較多，還是 conformal？要看產品。如果是 interposer，理論上還是以 full fill 為主，因為散熱是重點。玻璃導熱差，還是靠 TGV 散熱，若 TGV 不填滿，散熱效果不好。理論上做較好產品，full fill 可能性較大。當然 conformal 也有，但若做 core substrate，conformal 確實有可能，是一種選擇，也可能做完 conformal 後再加高，這也是一種方法。但訊號完整性會受影響。對高階產品來說，full fill 仍較佳。
還有其他問題嗎？如果沒有，今天課程先結束。後續有問題可寄信到信箱，我們會協助轉達給老師。謝謝大家。