PDF 原檔：報告_自整理_半導體特化產業報告_20260717_original.pdf
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| 報告_自整理_半導體特化產業報告_20260717_008.png | 263064 | 真資料圖 | 半導體後段金屬層剖面結構圖，標示 Passivation/Metal/IMD/Low K/Barrier/Via 疊層，左側色塊標註「金屬層」「金屬柱」「矽晶圓」，右側標「High K」，底部可見 n+/p+ 摻雜區 |
| 報告_自整理_半導體特化產業報告_20260717_009.png | 316316 | 真資料圖 | 上排 MOSFET(>20nm)/FinFET(20~3nm)/GAAFET(2nm) 三種電晶體結構立體圖，標示 Gate/Channel/STI；下排 Si/SiGe 疊層經 Dry etch 後留下懸空 Si 通道，再鍍 High-K 的三步驟流程圖 |
| 報告_自整理_半導體特化產業報告_20260717_010.png | 81250 | 裝飾·logo·banner | 綠色線條繪製的房屋剖面示意圖（外牆綠色斜線紋理包覆一方形結構），無文字標籤、無數據 |
| 報告_自整理_半導體特化產業報告_20260717_011.png | 424450 | 真資料圖 | ALD（原子層沉積）四步驟循環示意圖，中央橘/藍四象限標 Precursor pulse/Precursor purge/By-product purge/Reactant pulse，四角為分子吸附示意圖，左右文字框標註中文步驟 1~4（注入前驅物/惰性氣體） |
| 報告_自整理_半導體特化產業報告_20260717_012.png | 30039 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_013.png | 372004 | 真資料圖 | 半導體後段多層金屬化剖面圖，標示 AI PAD/PA/IMD1~5/M1~M5/Via1~4/ILD/STI/N-Well/P-Well/P+/N+，右側逐層列出對應製程與材料（PECVD SiN、ALD TiN/TaN/HfOx 等），紅色虛線框標「高介電常數金屬閘極」與「自對準雙重成像」 |
| 報告_自整理_半導體特化產業報告_20260717_014.png | 6958 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_015.png | 7856 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_016.png | 6740 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_017.png | 6804 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_018.png | 6190 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_019.png | 6382 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_020.png | 5274 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_021.png | 41363 | 真資料圖 | 曝光示意圖：橘色 PR 光阻兩塊之間，紅色箭頭垂直向下射入灰色層與 Glass Substrate（傳統直射光罩曝光） |
| 報告_自整理_半導體特化產業報告_20260717_022.png | 48036 | 真資料圖 | 與 021 相同 PR/Glass Substrate 結構，但紅色箭頭在灰色半圓區內向四周擴散射出（對比散射式曝光） |
| 報告_自整理_半導體特化產業報告_20260717_023.png | 148797 | 真資料圖 | 堆疊長條圖：先進封測(紅)/傳統封測(灰) 2023~2027 市場規模（75,258→105,850 $M），疊加 YoY 成長率折線（先進封測 16%→11%、傳統封測 4%→4%） |
| 報告_自整理_半導體特化產業報告_20260717_024.png | 70618 | 真資料圖 | 堆疊長條圖：System in Package/2.5D-3D/WLCSP/Fan Out/Flip Chip 五類先進封裝市場規模 2023~2030F（US$39bn→US$80bn） |
| 報告_自整理_半導體特化產業報告_20260717_025.png | 91326 | 真資料圖 | 堆疊長條圖：CoWoS-L/CoWoS-S/CoWoS-R 產能占比 4Q24（22.9%/70%/7.1%）→4Q25（68.6%/20%/11.4%）→4Q26e（75%/15.9%/9.1%） |
| 報告_自整理_半導體特化產業報告_20260717_026.png | 34057 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_027.png | 58379 | 真資料圖 | 先進封裝製程步驟①「底部準備：PI 塗佈＋銅柱」剖面示意圖（Carrier 上鍍銅柱），下方列材料供應商：旭化成/HD微系統/永光(1711)/長興(1717)/達興(5234)；Atotech/MacDermid/弘塑(3131)/崇越(5434) |
| 報告_自整理_半導體特化產業報告_20260717_028.png | 66062 | 真資料圖 | 先進封裝製程步驟⑤「二次封膠與研磨」剖面示意圖（SoC/HBM/LSI/Carrier 疊層），列供應商：碩正(7669)/長華科技(8070)/南寶(4766)/中砂(1560)/頌勝科技(7768) |
| 報告_自整理_半導體特化產業報告_20260717_029.png | 60640 | 真資料圖 | 先進封裝製程步驟②「置入 LSI，封膠＋研磨」剖面示意圖（LSI/Carrier），列供應商：碩正(7669)/長華科技(8070)/南寶(4766)/中砂(1560)/頌勝科技(7768) |
| 報告_自整理_半導體特化產業報告_20260717_030.png | 65314 | 真資料圖 | 先進封裝製程步驟⑥「長 C4 錫球」剖面示意圖（LSI/SoC/HBM/Carrier），列供應商：台灣大金(未上市)/昇貿(3305) |
| 報告_自整理_半導體特化產業報告_20260717_031.png | 65413 | 真資料圖 | 先進封裝製程步驟③「製作 RDL 與 Microbump」剖面示意圖（LSI/Carrier），列供應商：旭化成/HD微系統/永光(1711)/長興(1717)/達興(5234) |
| 報告_自整理_半導體特化產業報告_20260717_032.png | 95127 | 真資料圖 | 先進封裝製程步驟⑦「完成封裝」剖面示意圖（SoC/HBM/LSI 貼合基板），列供應商：Namics/Henkel/晶化科技(未上市)/品化(未上市)；勝一(1773)/長春 |
| 報告_自整理_半導體特化產業報告_20260717_033.png | 56156 | 真資料圖 | 先進封裝製程步驟④「晶片放置」剖面示意圖（SoC/HBM 對準貼合至 LSI/Carrier），列供應商：Brewer Science/達興(5234)/芝普(7858) |
| 報告_自整理_半導體特化產業報告_20260717_034.png | 206170 | 真資料圖 | 覆晶封裝結構剖面圖，標示 Solder balls/Under bump metals/Cu RDL/PI(1)/PI(2)/Si chip/Epoxy molding compound |
| 報告_自整理_半導體特化產業報告_20260717_035.png | 30904 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_036.png | 153771 | 真資料圖 | 「既有製程 (Underfill + L-EMC)」流程示意圖，四階段：初始晶片排列→Underfill Dispensing（點膠）→Underfill curing（固化，紅箭頭向下）→L-EMC molding（模封，紅箭頭向上） |
| 報告_自整理_半導體特化產業報告_20260717_037.png | 135921 | 真資料圖 | 「新製程 (MUF)」流程示意圖，標題下列出痛點（眾多小晶片需點底部填充膠→製程時間增加、晶片間距窄點膠頭無法靠近）與解決方案（底部填充和外部模封一次完成），底部圖示 MUF molding |
| 報告_自整理_半導體特化產業報告_20260717_038.png | 36667 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_039.png | 41106 | 文字卡 | 純文字投影片，標題「兩條技術路線」，列①nTSV（奈米矽穿孔）流程文字說明、②BPR埋入式電源軌/TSMC SPR 說明文字，無結構圖 |
| 報告_自整理_半導體特化產業報告_20260717_040.png | 49841 | 真資料圖 | 背面供電結構示意圖：上層「正面只剩訊號線（變寬鬆）」藍色線條、中層「電晶體（標準電路單元）」、下層「背面電源供電網路」紅色線條，中間標「矽基板減薄至 <20μm」與 nTSV/SPR 虛線 |
| 報告_自整理_半導體特化產業報告_20260717_041.png | 28355 | 未Read（<40KB，預設裝飾） | — |
| 報告_自整理_半導體特化產業報告_20260717_042.png | 312523 | 真資料圖 | 電子顯微鏡灰階剖面照片，標示 S/D epi/FSM1/4fin device/V0/M0A/VBPR/BPR/nTSV/BSM1，左右對照無/有背面供電結構 |
| 報告_自整理_半導體特化產業報告_20260717_043.png | 253262 | 真資料圖 | TSMC A16 Backside Power Delivery 投影片：左側電鏡剖面照片標 Front Side(Signals & clock)/Back Side(Power and global clock)，右側 Innovative Backside Power Contact 與 Conventional Power Contact 結構對比圖（MD/EPI/VB/BM 元件），含 TSMC logo 與版權標示 |
| 報告_自整理_半導體特化產業報告_20260717_044.png | 49384 | 真資料圖 | CAR 光阻結構示意圖：藍色層標「薄 CAR（~16nm）」，上方文字「有機高分子，靠『酸擴散』放大反應」，紅色箭頭指向下層基材（要被保護） |
| 報告_自整理_半導體特化產業報告_20260717_045.png | 62142 | 真資料圖 | MOR 光阻結構示意圖：棕色層標「薄 MOR（~16nm，但更耐蝕）」，上方文字「金屬氧化物核心（Sn-O），更小更密」，左側「VS」對比框，與 044 同構圖對照 |
| 報告_自整理_半導體特化產業報告_20260717_046.png | 188727 | 真資料圖 | 半導體產業鏈上中下游流程圖：上游（IP設計/IC設計代工服務、IC設計）→中游（IC/晶圓製造，含生產製程及檢測設備/光罩/化學品，化學品框紅色標出）→下游（IC封裝測試/IC模組，含生產製程及檢測設備/基板/導線架、IC通路） |
| 報告_自整理_半導體特化產業報告_20260717_047.png | 44472 | 真資料圖 | 圓餅圖：半導體特化材料 87%、顯示器與其他 13% |
| 報告_自整理_半導體特化產業報告_20260717_048.png | 44295 | 真資料圖 | 圓餅圖：半導體特化材料 87%、顯示器與其他 13%（與 047 內容相同） |
| 報告_自整理_半導體特化產業報告_20260717_049.png | 69807 | 真資料圖 | 長條圖：2023~2027E 數值成長趨勢 2364→3322→4262→5450→7430（無標題文字，僅座標與數值標籤） |
| 報告_自整理_半導體特化產業報告_20260717_050.png | 53521 | 真資料圖 | 圓餅圖：半導體精密設備服務（弘潔）65%、精密化學材料（特昇）35% |
| 報告_自整理_半導體特化產業報告_20260717_051.png | 151015 | 真資料圖 | 表格圖：「矽烷家族：用量小、價值高的倒金字塔」，列矽甲烷SiH4（全球年用量約6,650噸/市場規模約4.5億美元）、矽乙烷Si2H6（約60噸/約3.0億美元，紅框標出）、矽丙烷Si3H8（更小眾/台特化開發中） |
| 報告_自整理_半導體特化產業報告_20260717_052.png | 188499 | 真資料圖 | 「奈米製程技術說明」圖：左側 FinFET（20奈米，鰭式場效電晶體）立體結構標「閘極」「電子通道」，右側 GAAFET（3奈米，環繞閘極場效電晶體）立體結構標「閘極」「電子通道」 |
原始內容
半導體特化化學品 產 業報告
前後段製程化學品解析
一、市場規模概覽
半導體材料市場： 2025 年 $73.6B ，前段 IC 製造佔比 64% ，後段封裝佔比 36%
■ 整體市場概況
- 2025 年全球半導體材料 產值 $73.6B （ YoY +7% ），其中 IC 製造材料（前段）佔 64% ，約 $47.1B ；封裝材料（後段）佔 36% ，約 $26.5B 。
- 前段比重從 2016 的 58% 提升至 2025 年的 64%
■ 前段 IC 製造材料成本佔比（佔整體 64% ）
| 材料類別 | 佔前段比 重 | 說 明 |
|---|---|---|
| 矽 晶圓 | 31% | 12 吋為主； SOI 晶圓新興 |
| 電子特種氣體 | 14% | 沉積、蝕刻關鍵氣體 |
| 光罩 | 13% | 每道微影製程必需 |
| 光阻配套液 | 8% | BARC 、顯影液、清洗液、 EBR 等 |
| 光阻液 | 7% | 未來 MOR 升級 → 高單價 |
| CMP 材料 | 8% | Slurry + Pad |
| 濺鍍靶材 | 3% | 金屬靶材 |
| 其他 | 16% | - |
■ 後段封裝材料成本佔比（佔整體 36% ）
| 材料類別 | 佔後段比重 | 說 明 |
|---|---|---|
| 封裝基板 | 39% | 最大宗材料，包含 ABF 載板、 BT 載板及新興玻 璃基板 |
| 導線架 | 16% | 傳統封裝主要載體，用於 QFN 、 QFP 等封裝形 式 |
| 打金線 | 15% | 晶片與封裝端子的電性連接材料，以金線、銅線 為主 |
| 陶瓷基板 | 13% | 高功率、高頻及車用封裝常用材料，具備優異散 熱能力 |
| 黏合材料 | 4% | 包含 Die Attach 、 Underfill 、封裝膠等 |
| 其他 | 13% | 包含 EMC 、 TIM 、 焊 球、電鍍材料等封裝相關材 料 |
二、前段製程化學品
01
薄膜沉積 -氧化 / 介電層
PVD/CVD 沉積 ↓↓↓
SiO ₂ 氧化層 / 高介電層 HfO ₂
矽 晶圓
矽 晶圓：信越、 Sumco 、環球晶 (6488) PVD ： JX 金屬 ( 靶材 ) 、 Solstice 、光洋科 () CVD ： Voltaxi 、三井化學、 SK Materials 、台特化 (4772)
05
去光阻（ PR Strip ）
濕式去除： ₂ ₄ ₂ ₂（
H SO + H O Piranha ） O Ashing （灰化法）
乾式去除： ₂ 電漿
後清洗： SC1 （ NH ₄ OH+H ₂ O ₂）、稀 HF 、 IPA
供應商：三福化 (4755) 去光阻液、勝一 (1773) 清洗 化學品
02
光阻塗佈 (BARC + PR)+ 曝光 (EUV / ArF)
光阻： JSR( 華立 ) 、 TOK 、信越 ( 崇越 ) 、富士軟片
BARC ：新應材 (4749) - TSMC 獨供
光罩： Toppan 、 Hoya 、 DNP （日本廠商為主）
洗邊液 (EBR) ：新應材 (4749) 、勝一 (1773) 、三福化 (4755)
06
離子植入（ B ⁺ / P ⁺）
B 摻雜（ P 型源汲極）： BF ₃（三氟化硼） B ₂ H ₆（乙硼 烷 ）
P 摻雜（ N 型源汲極）： PH ₃（磷化 氫 ） AsH ₃（砷化 氫 ）
供應商： Air Liquide 、 Linde 、 Air Products
台廠：兆捷
(6959)
03
顯影
顯影液（ TMAH ） ↓
顯影液： TMAH 2.38% （正型光阻標準）
Rinse
：新應材 (4749)
供應商：三福化 (4755) TMAH 回收製造、勝一 (1773) 洗滌液 / 沖洗液
07
薄膜沉積 -金屬層 / 閘極
PVD / CVD / ALD ↓
PVD ： JX 金屬 ( 靶材 ) 、 Solstice 、光洋科 (1785)
CVD ： Voltaxi 、三井化學、 SK Materials 、台特化
(4772)
ALD ： Merck 、 Air Liquide 、 Hansol Chemical 、宇川
(7887)
04
蝕刻（電漿蝕刻）
電漿蝕刻（ CF ₄、 Cl ₂） ↓↓
乾蝕刻氣體：常用到氟化氣體、 氯 化氣體及氧化 氣體，晶呈科 (4768) 、台特化 (4772)
濕蝕刻液：達興材
(5234)
08
CMP 化學機械研磨 → 循環
↺ 重複製程循環（每層金屬 / 介電層）
研磨液 (Slurry) ： Fujimi 、 Entegris （ CMC ）、 Resonac 研磨墊 (Pad) ： Fujibo 、 DuPont 、頌勝 (7768)(* 目前僅 出成熟製程 )
鑽石碟： 3M 、中砂
(1560)
電晶體示意圖 電晶體示意圖
Channel
Channel
Channel
N2 製程首次導入 GAAFET 帶動薄膜沉積與蝕刻重要性上升
Gate
- GAAFET 的結構極其複雜，許多縫隙非常狹窄（例如奈米片之間的閘極填充），必須在如此狹小的空間 內 均勻沉積多層閘極氧化層與 金屬閘極材料，傳統的物理氣相沉積（ PVD ）或化學氣相沉積（ CVD ）難以均勻覆蓋。
前段製程 ② 薄膜沉積（ Deposition ） - PVD/ CVD / ALD
PVD 物理氣相沉積
靶材濺射沉積（無化學反應）
- 主要用於金屬薄膜
- 材料： Ti, TaN, Cu seed layer
- 應用：阻障層、銅種晶層
CVD 化學氣相沉積
高溫氣相反應
- 均勻覆蓋複雜形貌
- 主要材料： SiO ₂ , Si ₃ N ₄ , W
- 分類： PECVD 、 LPCVD 、 SACVD
CVD
ALD 原子層沉積
自限制反應，逐層單原子沉積
- 最高精確度，可控 Å 級厚度
- 主要材料： HfO ₂ , La ₂ O ₃ , Al ₂ O ₃
- 台廠：宇川精材 (7887)
(c)
- GAAFET 關鍵： 2nm 節點 Si/SiGe 超晶格堆疊需大量 ALD 循環；高介電材料 La ₂ O ₃、 Y ₂ O ₃ 對 ALD 前驅物純度（ ppb 級）要求極高，台廠宇川精材 (7887) 已切入 TSMC ALD 前驅 物供應鏈
資料來源：自行整理
ALD 製程：原子層沉積（ ALD ）帶動前驅物需求提升
117-104
(Precursor)
2ЛFAI
- ALD 的核心機制建立於連續且自我限制的表面反應，天生具備優異的厚度控制與均勻性，成為 GAAFET 製程中不可 或缺的關鍵技術。一個典型的 ALD 週期包含兩種前驅物依序導入反應腔，其步驟如下：
pulse
By-product purge
purge
Reactant pulse
(Precursor)
薄膜沉積 ALD 重要性提升，延伸出一些材料的需求
IMD 5
HfOz
• 42(ASE: PECVD TEOS, FSG, Lok I, Lok II; UV Cure
A HE4s / 129F0
TEOS + O2 / SiH + N20
Hf(OtBu) + H20 (ALD)
- 在 N2 以前的節點主要是 High K metal gate 等製程需要用到 ALD ，隨著製程越小、結構越 複雜，尤其是 N2 首次導入 GAAFET ， ALD 是不可或缺的技術，將來會有越來越多層數 需要用到 ALD IMD 3 IMD 2 IMO 1 _MATE: PECV HTN; UV-Cure - - - W WF6 + H2 (CVD)
- ALD 層數由 3nm 的 10 層增加到 2nm 的 15 層，再增加到 A16 的 23 層。
P-Well
TaN / Ta
Cu seed
AH FREE
TiN
表、關鍵沉積材料與前驅物
| 應用層 | 材料 | 前驅物 / 化學品 |
|---|---|---|
| 閘極氧化層 | SiO ₂ | TEOS + O ₂ / SiH ₄ + N ₂ O |
| 高介電閘極 | HfO ₂ | Hf(OtBu) ₄ + H ₂ O （ ALD ） |
| 稀土氧化物 | La ₂ O ₃ /Y ₂ O ₃ | La(iPrCp) ₃等有機金屬 ALD 前驅物 |
| 氮化 矽 | Si ₃ N ₄ | SiH ₄ + NH ₃（ LPCVD ） |
| 鎢 塞 | W | WF ₆ + H ₂（ CVD ） |
| 阻障層 | TaN / Ta | Ta 靶材（ PVD 濺鍍） |
| 銅種晶層 | Cu seed | Cu 靶材（ PVD ） |
| 鈦化物 | TiN | TiCl ₄ + NH ₃（ ALD ），閘極功函數調整 |
圖、製作電晶體
資料來源：自行整理
• 2279H NeR: HDPCVD, SACVD, Flowable CVD SiO,
Cu 7E*T (PVD)
前段製程③ 微影製程（ Lithography ） -光阻液與輔助材料
BARC （底層抗反射層）
在光阻下方塗佈，吸收底層反射光，避免駐波效應影響曝光解析度 → 新應材 (4749) 為 TSMC 主要 BARC 供應商
光阻液 (Photoresist)
JSR/TOK/Shin-Etsu 主導，新應材正在驗證 KrF 光阻； 台廠以配套液為主
High NA EUV 需要的金屬氧化物光阻（ MOR ）： JSR (Inpria) 、 Lam Research
顯影液 (Developer)
TMAH （ 2.38% 水溶液）：正型光阻標準顯影液： TOK 、長春 三福化 (4755) 回收再生 TMAH
洗滌液 / EBR
DI Water 、 IPA ：勝一 (1773) 主要供應清洗液 洗邊液（ EBR ）去除晶圓邊緣多餘光阻：新應材 (4749) 為 TSMC EBR 供應商
資料來源：自行整理
光阻材料世代演進
| 光源類別 | 光源名稱 | 波長 | 應用節點 |
|---|---|---|---|
| UV( 紫外光 ) | g-line | 436 nm | 250-800 nm |
| UV( 紫外光 ) | i-line | 365 nm | 250-800 nm |
| DUV( 深紫外光 ) | KrF | 248 nm | 130-180 nm 65-130 nm |
| DUV( 深紫外光 ) | ArF | 193 nm | |
| DUV( 深紫外光 ) | ArF ( 浸潤式 ) | 193 nm | 7-45 nm |
| EUV( 極紫外光 ) EUV | 13.5 nm | 2-16 nm | |
| High-NAEUV EUV | 13.5 nm | 1.4nm 以後 |
- ★ High-NA EUV （ ASML NA=0.55 ）升級後，光阻層需從 35nm 薄化至 ~16nm 。金屬氧化物光阻 （ MOR ）解析度更高、蝕刻選擇性更強，但單價為現行 EUV 光阻的 2~8 倍，是整個光阻材料市場 最大成長機會
⚡ 乾式蝕刻 Dry Etching （電漿 / RIE ）
原理
在真空腔體中以高頻電場激發氣體 產 生電漿（ plasma ），生成帶能量的離子與自由基，以高 方向性轟擊晶圓表面。反應只在離子打到的地方發生，側牆有保護膜防止橫向侵蝕。
| 比較項目 | 乾式蝕刻 |
|---|---|
| 蝕刻方向 | 各向異性（ Anisotropic ） - 垂直向下，側壁保護膜防橫向侵蝕，線寬精 準可控 |
| 精度 | 高，可做 < 10nm 線寬；控制深度與垂直輪廓，適合 3D 結構 |
| 優點 | • 高精度、可重複性佳 • 適合複雜 3D 結構 • 選擇性高（只蝕刻特定材料） |
| 缺點 | • 設備昂貴（真空腔體、 RF 電源） • 電漿損傷（ plasma damage ）風險 • 速率較慢 |
| 適用節點 | 先進節點幾乎全面採用乾式蝕刻 |
💧
濕式蝕刻 Wet Etching （液態化學品）
原理
用含水的液態化學品（酸、鹼）直接與晶圓材料發生化學反應，將不需要的部分溶解移除。 反應無方向性限制，會同時向各方向擴散蝕刻（等向性）。
| 比較項目 | 濕式蝕刻 |
|---|---|
| 蝕刻方向 | 各向同性（ Isotropic ） - 四面蝕刻，有 undercut （側向過蝕）問題 |
| 精度 | 低， 90nm 以下節點圖案邊緣過度削弱，無法精準定義線寬 |
| 優點 | • 成本低、設備簡單、 產 率高 • 對晶圓無電漿損傷（ plasma damage ） • 蝕刻速率快 |
| 缺點 | • 無法做奈米級圖案轉移 • 化學廢液處理成本高 • 蝕刻終點不易控制 |
| 適用節點 | 成熟節點為主；先進節點僅用於非關鍵層移除、清洗 |
三、後段封裝製程材料
先進封裝與傳統封裝成長分化， Yole 預估 2026 年先進封裝市 值 將超越傳統封裝
^ 16%
- Gartner 預估整體封測市場預計由 2026 年的 981 億美元 (YoY +8.7%) 提升至 2029 年的 1,225 億 美元， CAGR 7.7% 90,282 11% 12% 60
- 其中先進封裝（包含覆晶封裝、晶圓級封裝、 2.5D/3D 封裝）預期 2026-2029 年 CAGR 為 11.0% ；傳 統封裝包含打線、 CSP 等預期 2026-2029 年 CAGR 為 3.3% 。 Yole 進一步預估 2026 年先進封裝市 值 將超越傳統封裝。 3% 2% 4% 3%
- 先進封裝當中， 2.5D/3D 封裝是成長最快的技術領域，其 CAGR 為 18.8% ，超越 Filp Chip 的 CAGR 3.3% 。 2024 2025 2026 2027 20
1##t##U($M) —YoY-##‡›u
圖、先進封裝與傳統封裝成長分化
2023
2024
2025F
2026F
2027F
圖、先進封裝市場以 Filp Chip 及 2.5D/3D 封裝為主
• Fan Out
• Flip Chip
CoWoS-L 簡化製程示意圖與關鍵耗材供應鏈
CoWoS-L = LSI( 局部 矽 互連 )+ RDL 中介層
- 僅在晶片間高密度互連處嵌入小面積 矽 橋 (LSI), 其餘區域以 RDL 重佈線取代 整片 矽 中介層
- 相較 CoWoS-S( 全 矽 中介層 ) 良率風險低、封裝尺寸更具彈性；相較 CoWoS-R( 純 RDL) 訊號密度更高
- 2024 年量 產 導入， 2026 年為 TSMC CoWoS 家族主流方案， NVIDIA 、 AMD 等 AI 晶片大量採用
CoWoS-L 簡化製程
底部準備 (PI 塗佈 / 銅柱 )
PI Coating & Cu Pillar
1
2
LSI 置入 封膠 + 研磨
LSI Placement Molding & Grinding
製作 RDL 與 Microbump
RDL Formation & Microbump
晶片放置 (SoC / HBM) Chip Placement
二次封膠 與研磨
2nd Molding & Grinding
長 C4 錫球
C4 Bump Formation
7
完成封裝 ( 脫 載板 + 底膠 )
Substrate Attach & Underfill
| 材料 | 功能 | 主要供應商 |
|---|---|---|
| PSPI 感光聚醯亞胺 | PI 介電層與 RDL 圖案化材料 , 提供 絕 緣與微影顯影基礎 ( 步驟 1 底部準備、步驟 3 RDL 製作 ) | 旭化成、 HD 微系統、富士電子、永光 (1711) 、長興 (1717) 、達興材 (5234) 、 |
| 銅電鍍材料 ( 銅柱 / RDL 金屬層 ) | 電鍍形成銅柱 (Cu Pillar) 垂直導通結構與 RDL 金屬佈線 ( 步驟 1 、步驟 3) | Atotech 、 MacDermid 、弘塑 (3131) 、崇越 (5434) |
| 模塑膠 / 膜封材料 (Molding Compound) | 包覆 LSI 矽 橋與晶粒、提供機械支撐並重建晶圓表面 ( 步驟 2 LSI 封膠、步驟 5 二次封膠 ) | 液態封裝膠 LMC ： Namics 、 Henkel 、長興 (1717) MUF: Namics 、 Nagase 、長興 (1717) 封裝離型膜： AGC 、碩正科技 (7669) |
| 研磨材料 | CMP 化學機械研磨與薄化平坦化 , 用於封膠後研磨 ( 步驟 2 、步驟 5) | 研磨墊： Fujibo 、 DuPont 、頌勝科技 (7768) 鑽石碟： 3M 、中砂 (1560) 研磨膠帶：三井化學、古河、 Lintec 、碩正 (7669) 、新寶紘、明坤科技 ( 未上市 ) 切割膠帶： Lintec 、日東、古河 |
| TSV 蝕刻氣體 (LSI 矽 橋通孔 ) | 於 LSI 矽 橋 內 蝕刻通孔 (TIV), 建立垂直電氣連接 ( 結構圖 TIV 標示處 ) | Linde 、 Resonac 、晶呈科 (4768) |
| 暫時貼合 / 剝離材料 (Temporary Bonding/Debonding) | 將晶圓暫時固定於載板以利搬運與加工 , 完成後 脫 載板 ( 步驟 4 晶片放置、步驟 7 脫 載板 ) | 暫時接著膠： Brewer Science 、達興材 (5234) 、芝普 (7858) （驗證中） |
| 錫球材料 (C4 Bump / BGASolder) | 製作 C4 錫球與 BGA 錫球 , 作為晶片與基板間電性及機械連接 ( 步驟 6 長 C4 錫球 ) | C4 錫球：台灣大金 ( 未上市 ) BGA 錫球：昇貿 (3305) |
| 底部填充膠 (Underfill) | 填補晶片與基板間隙 , 分散應力、提升可靠度 ( 步驟 7 完成封裝 ) | Namics 、 Henkel 、晶化科技 ( 未上市 ) 、品化 ( 未上市 ) |
3
4
5
6
CoWoS 主要依賴 TSV 和 RDL 兩大關鍵技術
- TSV ：建立垂直電器連接
- RDL ：由一層一層的介電 絕 緣層與銅佈線堆疊形成，實現水平互連
- 國際大廠已把先進封裝視為「準前段」，會利用前段的設備來進行封裝。
圖、 TSV 製程步驟
| RETS AXE | Furnace, PECVD | |
|---|---|---|
| • | Track, Developer, Exposure | |
| 17 F TSV Etch (Si) | ||
| #ЕЛА | PECVD / Furnace | |
| PVD, ALD | ||
| Electroplating | ||
| Furnace / Oven | ||
| Metrology | ||
| 1tt tn Fa | CMP |
資料來源：工研院、德勝科技
圖、 RDL 製程步驟及 RDL 重布線層應用結構示意圖
| PECVD | ||
|---|---|---|
| RDL 1457143 | Track, Developer, Exposure | |
| PVD, ALD | ||
| RDL | Electroplating | |
| CMP | ||
| Metrology, AOl | ||
| Wet Process | ||
| Temporary Bonder/Debonder | ||
| FAKERANGEM AHKE: IWAEAEKF(2026/03) | FAKERANGEM AHKE: IWAEAEKF(2026/03) | FAKERANGEM AHKE: IWAEAEKF(2026/03) |
PI(1)
ЖЕЛЕ
PSPI 是 RDL 的關鍵層
- RDL 本質上就是由高分子介電材料（如 PI 或 PBO ）與銅走線（ Copper Trace ）交替堆疊而成的多層結構。在製程中， RDL 通常由 PSPI 作為介電層，並透過電鍍（ Electroplating ）形成銅金屬層。
- 其中銅走線負責實際的電子訊號傳輸； PI 層作為「介電 絕 緣層」，負責包覆並保護銅線，防止層與層之間的短路，同時提供結構支撐
- 隨著封裝技術向大面積與高層數演進，乾膜型（ Dry Film ） PSPI 預計成為未來厚膜與大面積封裝的主流，不需要像液態那樣考量流動性 與揮發問題。
正型 PSPI (Positive-tone)
曝光區溶解顯影 , 未曝光區保留
優點：解析度與尺寸控制佳 , 適合 RDL 細間距開口等高精度應用
缺點：材料成本與製程控制要求較高
供應商： HD JSR
微系統、 、永光
負型 PSPI (Negative-tone)
現行主流
曝光區固化保留 , 未曝光區顯影去除 優點：厚膜成膜能力佳、機械強度與耐化性好 缺點：解析度通常不如正型
供應商：旭化成、 HD 微系統、富士電子、永光、達興
未來主流
示意圖
PSPI
液態型 PSPI
目前主流
Spin Coating 旋塗
優點：製程成熟、解析度佳
缺點：大面積塗佈不均、厚膜效率較低
乾膜型 PSPI (Dry Film)
以薄膜形式貼合，取代旋塗
優點：膜厚均勻性佳、材料利用率高 , 適合大尺寸面板級封裝 (FOPLP) 與多層 RDL 趨勢 缺點：貼合過程易 產 生氣泡、皺褶 , 細線解析度與可靠度驗證仍較具挑戰
趨勢：隨先進封裝大尺寸化、多層 RDL 發展，滲透率可望逐步提升
供應商：
Resonac 、旭化成、長興
膜封材料 Molding 、底部填充膠 (Underfill) 、先進封裝膠帶
- Underfill 為介在晶片與基板之間的結構膠，用以抑制各材料間 CTE 差異造成的翹曲。
- MUF （ Molded Underfill ）的概念是將兩者合而為一的創新材料，能一次完成底部填充與外部包覆，不僅減少材料用量、縮短製程時間， 還能有效解決高密度排列（如 HBM ）時的空間限制與平整度問題。
- 在進行晶背研磨（減薄）階段前，必須先在晶圓正面的電路層貼上 BG Tape 。它的作用是在背面被高速研磨時，保護脆弱的正面電路不 被刮傷或 污 染。
curing
- 切割膠帶（ Dicing Tape ）則是用在晶圓切割階段。目的是緊緊固定住已經減薄的晶圓，避免它在高速切割過程中發生位移或破裂。
L-EMC
molding
MUF
molding
HAt:
| 公司 | 產 品 / 領域 |
|---|---|
| 新寳紘 | 新應材 (4749) 、南寶 (4766) 與信紘科 (6667) 三家公司合 資成立，目標投入 BG Tape 、 Dicing Tape 、 DAF 等半導體 先進封裝用高階膠材市場。 |
| 碩正 | 封裝離型膜 (Release Film) 、研磨膠帶 |
| 長興 | 推出液態封裝 MUF 膠及 LMC 膠 |
| 山太士 | 針對高階先進封裝在多層堆疊時容易 產 生的翹曲問題， 發表了應力平衡膜（ Balance Film ） |
EHLA*, IEK, Nomura(2026/05), 10717xH4(2026/03)
( Balance Film)
1*tEüE (FSPDN)
(BSPDN)
成長動能②｜技術 說 明 什麼是背面供電（ BSPDN ）？為何帶動耗材需求？
E1SNKS
EFKK
一句話理解
BSPDN 把「電源管路」整組搬到晶圓背面、打通上 下層 --等於把水電改走地下室，正面只專心走 訊號線。
OnTSV (#*6)$7L)
Intel
導入領先者： Intel （ PowerVIA ）、 TSMC （ A16 ／超級電軌 SPR ， 2026 量 產 ）、 Samsung （ SF2Z ， 2027 ）。兩條路線見 右圖。
為什麼是耗材題材？
打通背面要把晶圓磨到 <20µm ，又脆又難做： 矽 晶 圓用量幾乎翻倍、 CMP 高精度研磨需求大增（研磨 道次正面 60-70 ＋ 背面 40-60 ）。
資料來源：福邦投顧 (2026/03) 、 IMEC 、供應鏈訪 查 ；示意圖為概念繪製
EHIE (H4EHHЯ)
Б91WE <20um
晶片像一棟多層大樓：訊號線與電源線原本都擠在 「正面」的金屬層搶道，造成電壓掉（ IR-drop ）與訊號 互相干擾（ Crosstalk ）。
nTSV / SPR
V EEAAEESA• IR-drop P#141
→
TSMC
A16 / SPR
SF2Z
2027
BAHE
晶背供電（ BSPDN ）：概念、效益與技術路線
概念與動機
- 傳統晶片所有金屬層都堆在電晶體正面（ front side ）：靠近元件的局部互連、中段的訊號繞 線、頂部的供電網（ power delivery network, PDN ）全擠在同一側 --供電與訊號在搶同一 批繞線資源
- 隨電晶體微縮，供電網金屬越來越細、電阻越來越大，訊號線也越來越擁擠
- BSPDN 核心思想：把電晶體晶圓翻面、磨薄，在背面重新建一套專屬供電金屬網，透過奈 米級 矽 穿孔（ nano-TSV ）或直接接觸把電源送到電晶體源／汲端；正面專心跑訊號
- 繼 FinFET 、 GAA 之後，互連層級的一次架構級革新
IR Drop ：供電品質核心指標
ΔV = I × R 電流流過供電網電阻造成的電壓降
PDN
- 供電金屬隨節點變細 → R(PDN) 上升；晶片電流密度又隨電晶體數增加而上升 --兩者 相乘讓 IR drop 持續惡化
- 供電電壓本就只有 ~0.7 V 量級；若 IR drop 吃掉 50 ～ 100 mV ，等於讓電晶體在更低電壓工 作：速度下降、時序失效
- BSPDN 的關鍵收益正在這裡：背面金屬可做得又寬又厚（不必遷就正面訊號密度） ， R(PDN) 大幅下降， IR drop 可改善數十毫伏
- 文獻與業界資料顯示 BSPDN 能把供電網壓降減半量級，等效換來頻率或功耗的提升
正面供電 vs 背面供電
| 指標 | 正面供電（傳統） | 背面供電（ BSPDN ） |
|---|---|---|
| 受訊號層擠壓 | 可加寬、加厚 | 供電金屬寬度 |
| 高 | 低 | 供電網電阻 R(PDN) |
| 數十～ 100 mV | 改善約 30 ～ 50%+ | 典型 IR drop |
| 與供電競爭 | 釋放、更易繞線 | 訊號繞線資源 |
| 低 | 高（極薄化＋對準） | 製程複雜度 |
兩條技術路線：埋入軌 → 直接接觸
① 背面金屬＋埋入式電源軌（ BPR ）
- 先在正面元件層下方埋入電源軌（常用 鎢 或 釕 ，須耐後續高溫製程），再從背面接上供電網 ；把標準單元 內 電源軌「沉」到元件之下，釋放正面軌道資源，本身即可縮小 cell height
② 背面直接接觸（ direct backside contact ）
- 更激進：從背面直接接到電晶體源／汲，省去「經正面再繞回」的路徑， IR drop 表現最佳； 為 BPR 之後的演進方向
共同前提：承載元件的 矽 晶圓磨薄至僅數百 nm ～數 µm ，再以晶圓鍵合（ wafer bonding ）轉貼到 載體晶圓上操作
S/D epi
實例圖解： BPR 實際剖面與台積電 A16 背面供電
Front Side: Signals & clock distribution
BPR ＋ nano-TSV 電子顯微剖面
© 2024 TSMC, Ltd
Power Contact
MD
MD
MD
VBPR
MD
- 堆疊由上而下： FSM1 （正面金屬） → V0 ／ M0A → VBPR （連接孔） → BPR （埋入式電源軌，沉於元件層 之下） → nTSV （奈米 矽 穿孔） → BSM1 （背面金屬）
- S/D epi （源／汲磊晶）與 4-fin 元件位於正面；電源自背面 BSM1 經 nTSV → BPR → VBPR 送達元 件
- 對應路線①： BPR 先埋軌、再由背面接電，正面軌道資源得以釋放
MO
isme
台積電 A16 ： Super Power Rail 背面供電方案
- 分工明確： Front Side 跑訊號與時脈分配（ signals & clock distribution ）、 Back Side 供電與 global clock
- 右側對比：創新背面電源接觸以 VB 從背面金屬（ BM ）直接接到源／汲 EPI 下方，取代傳統經 正面 VD ／ M0 的繞行路徑
- 屬路線②「直接背面接觸」的量 產 實例 --與第 1 頁「 BPR 先導入、再演進至直接接觸」的路徑相 符
光阻（ Photoresist ）：讓「光」變成「圖案」的化學媒介
角色與正／負型光阻
- 微影本質是把光罩圖案「印」到晶圓，但光刻不動 矽 --光阻旋塗成均勻薄膜，曝光後受光／未 受光區 產 生溶解度差異，顯影洗去後留下蝕刻或佈植的遮罩
- 正型：曝光 → 高分子鏈斷裂／極性翻轉 → 受光區可溶被洗掉；解析度與輪廓控制較佳，先進製 程主流
- 負型：曝光 → 交聯硬化不可溶 → 洗掉未受光區；早期因顯影液膨潤（ swelling ）變形，新一代負 型化學在 EUV 時代重新受重視
化學放大光阻（ CAR ）：靈敏度的關鍵躍進
1 光子 → 1 光酸（ PAG 釋放） → 催化數十～上百次去保護反應
- 曝光時光酸 產 生劑（ PAG ）釋出微量光酸，於曝後烘烤（ PEB ）中作為催化劑引發連鎖去保護反 應、改變高分子極性
- 「放大」使感度大幅提升，可用較低劑量曝光、提高曝光機 產 能； EUV 光源功率昂貴，感度尤 其關鍵，典型 EUV 劑量約 20 ～ 60 mJ/cm²
RLS 三角難題：解析度 -LWR感度互相牽制
- 解析度（最小線寬）、對比度 γ （劑量 -殘膜曲線斜率，越高側壁越陡）、 LWR ／ LER （邊緣隨機抖動，先進 節點要求 < 約 2 ～ 3 nm ）三者無法同時最佳化
- 感度 ↑ （劑量 ↓ ） → 光子數 ↓ → 散粒雜訊 ↑ → LWR↑ ； EUV 光子能量高、單位劑量光子少， shot noise 成 為 LWR 的根本物理下限
失效模式與製程窗口
- 圖案倒塌（ pattern collapse ）：高深寬比細線在顯影乾燥時被毛細力拉倒；對策為降低深寬 比、表面處理降低表面張力
- 駐波效應（ standing wave ）：曝光光在膜 內 反射形成駐波、側壁呈波紋；對策為加抗反射層 （ BARC ）＋ PEB 讓酸擴散平滑化
- 酸擴散失控： PEB 溫度／時間偏差使光酸擴散過遠，模糊圖案、線寬失準 --PEB 是 CAR 最敏感的步驟
- 去保護不足或過度：感度與輪廓劣化
- 製程窗口以 Bossung 曲線（線寬 vs 焦距與劑量）描述，窗口越大對漂移越寬容
前沿：金屬氧化物光阻（ MOR ，如錫基 organotin ）
| 面向 | 傳統 CAR | 金屬氧化物光阻 |
|---|---|---|
| EUV 光子利用 | 吸收截面較小 | 金屬原子吸收截面大，感度佳 |
| LER ／ LWR | 受酸擴散模糊限制 | 不依賴酸擴散，控制更佳 |
| 膜厚／倒塌 | 較厚 | 可更薄，降低倒塌風險 |
| 導入代價 | 產 線成熟 | 顯影化學、缺陷控制需重新驗證 |
隨 High-NA EUV 推進，光阻薄膜化＋抗倒塌＋抗散粒雜訊成為先進節點落地的化學戰場。延伸 閱 讀：特用氣體與濕製程化 學品、微影原理、 EUV 微影
成長動能③｜技術 說 明 什麼是金屬氧化物光阻（ MOR ）？為何 High-NA 需要它？
5.313-16 •
AILWE (MOR)
1##T)tRE (CAR)
$ CAR -16nm) 34 MOR (~16nm · (BElat)
THEM (EIRE)
VS
THEM (2RL)
High-
一句話理解
光阻是微影時塗在晶圓上的「感光膜」，曝光顯影後 形成電路圖案，並在蝕刻時保護下層。
High-NA EUV 鏡頭更大、看更細，但光線角度更斜 ，光阻被迫從 35nm 薄化到 ~16nm 。傳統 CAR 太薄 時擋不住蝕刻、雜訊也變大。
F HAH, FAXE (2029F~) 4 (JSR/Inpria,
MOR 改用「金屬氧化物核心」，更小更密、薄也耐蝕 ，是 High-NA 世代的主要候選光阻。
投資重點
高單價、晚 啟 動（ 2029F~ ）、少數國外（ JSR/Inpria 、 Lam ）主導的高 beta 主題；台廠短期先卡「輔材」位置 （ BARC 、 TMAH 、洗滌液），代表為新應材 (4749) 。
四、供應鏈
Ф*
半導體化學品： 產 業鏈定位與製程對應
產 業鏈定位：化學品位居中游晶圓製造的三大支援之一
製程流程 × 材料對應（工研院 產 科國際所）
- 上游 IP ／ IC 設計 → 中游 IC ／晶圓製造 → 下游封 測、模組、通路
- 化學品與「生 產 製程及檢測設備」「光罩」並列中游 製造的三大支援環節；下游封測另需基板、導線架
- 耗材屬性：隨投片量消耗、營收能見度高；認證週期 長、切入後黏著度高
- 薄膜製程 ← 反應氣體（ NH ₃、 SiH ₄、 WF ₆ 等）、研磨液／墊、介電材料前驅物（ TEOS 、 High-k/Low-k 、 TDMAT 等）
- 黃光製程 ← 光阻、顯影劑（ TMAH ）、光罩／光罩基板 --即第 4 頁光阻化學的戰場
- 濕蝕刻／清洗 ← H ₂ SO ₄、 H ₂ O ₂、 HF 、 NH ₄ OH 等濕製程化學品；化學研磨 ← CMP 拋 光液
- WF ₆ 供需與光阻地緣議題皆發生在此對應鏈上 --單一環節斷鏈即卡住整段製程
材料 × 製程 × 供應商對照
| 材料 | 製程 | 用途 | 主要供應商（紅字＝台廠） |
|---|---|---|---|
| 光阻液 | 微影 將電路圖樣經 UV ／ EUV 投影到光阻 層上 | TOK 、 JSR 、信越（日）、新應材 | |
| 顯影液（ TMAH ） | 微影 | 曝光後溶掉被照壞的光阻 | 長春、三福化 |
| 稀釋液（洗邊液） | 微影 | 清洗旋轉塗布後不必要的光阻 | Dupont 、 Avantor 、 KMG （美）、 TOK 、 Fujifilm 、 MGC （日）、 Merck （德）、新應 材、三福化、晶呈科、添鴻 |
| 剝離液 | 微影 | 剝離未被破壞的光阻 | 達興材、三福化 |
| 蝕刻液 | 蝕刻 | 去除未被光阻保護的氧化 矽 層 | 達興材、勝一、僑力化工 |
| 清洗液 | 清洗 | 去除殘留／ 污 染 | 勝一、中華化、廣明實業、新應材 |
| 電子用特殊氣體 | 薄膜沉積 | 沉積薄膜材料 | Air Liquide 、三井化學、 SK Materials 、台特化、南美特、宇川 |
| 研磨液（ 拋 光液 Slurry ） | CMP | 化學溶解＋機械 拋 光去除多餘材料並 平坦化 | CMC （美）、昭和電工、 Fujifilm （日） |
個股連結｜中砂（ 1560 ）： CMP 耗材卡位晶背薄化與先進封裝
營運亮點（ 1Q26 法 說 ）
- 1Q26 合併營收 22.9 億元（ QoQ +5.6% 、 YoY +29.4% ），毛利率 35.0% ， EPS 2.94 元， ROE 20.7%
- 公司視 35% 毛利率為今年底部，全年目標約 37% ；全年營收目標 YoY 約 +10%
- DBU 產 能 5 萬顆／月 → 3Q26 起 6 萬顆以上（現址滿載 11 萬）； 台灣第三廠 2030 年 12 萬顆、 2034 年集團 20 萬顆；中國廠明年 Q3 先建 1 萬顆
- 2025/4 併購 MKS （日）與 MGT （泰），月貢獻約 6,000 萬元
財務摘要
| 期間 | 營收（億元） | YoY | EPS （元） |
|---|---|---|---|
| 2025A | 81.5 | - | 9.28 |
| 1Q26A | 22.9 | +29.4% | 2.94 |
資料：自整理法 說 Memo （凱基 Q2 投資論壇 2026/06/12 ，經 UBS 法 說 簡報核對），非投資建議
BSPDN ／晶背薄化
- 背面極致薄化與平整正是 CMP 戰場，鑽石碟為 CMP 拋 光墊修整關鍵 耗材；法 說 Q&A 明示「線寬 1µm 以下皆需 CMP 、 3D 堆疊密度提升將進 一步拉高鑽石碟用量」 --與 BSPDN ／先進封裝薄化邏輯直接對應
客 戶 與節點結構
- 最大客 戶 先進製程（ 5nm 以下＋先進封裝）佔 DBU 營收 58% ； 1Q26 鑽 石碟 16nm QoQ +39.4% 、 2nm +20.1% ；先進封裝鑽石碟市佔約 80-90% ； Intel 自 18A 切入後放量，全球市佔目標 25% ；進入 HBM4 世代
材料供應鏈
- CMP 段 拋 光液台廠缺席（第 6 頁表），中砂以鑽石碟＋再生晶圓卡位耗 材環節； SBU 12 吋再生晶圓 33→36→40 萬片（ Q3 ），高階佔 7-8 成，同 受先進製程投片拉動
新應材 (4749.TT)
| 新應材 | |
|---|---|
| 公司主要業務 | 微影特化材料、先進封裝材料、光學元件 |
| 2025 營收 ( 百萬台幣 ) | 4,262 （半導體逾 37 億、占約 87% ） |
| 公司市 值 (26/7/6) | 約 1,010 億新台幣 |
| 收盤價 (26/7/6) | 918 |
| 簡明損益表 | 簡明損益表 | 簡明損益表 | 簡明損益表 |
|---|---|---|---|
| 百萬台幣 | 2025 | 2026e | 2027e |
| 營業收入 | 4,262 | 5,450 | 7,430 |
| 稅 後淨利 | 1,044 | 1,485 | 2,125 |
| EPS( 元 ) | 11.26 | 16.01 | 22.91 |
成長動能
- Rinse 獨供隨客 戶 N2 擴 產 放量：今年 4 座、明年 7 座 2nm 量 產 廠
- KrF 光阻 FY27 驗證＋ A10 新品：光阻目標國 產 化
- 先進封裝 2 項 產 品已過驗證， 2H26 起小量貢獻； CPO 為遠期布局
新應材 2025 年營收佔比
8000-
7000-
光阻國 產 化： KrF FY27 驗證是 產 業地位級突破
4262
4000-
- KrF 光阻預計 FY27 通過客 戶 驗證並貢獻小量營收 ，通過後應用於 A10 製程； EBR ／ BARC 新品驗證通過後亦將用於 A10 ， ArF 光阻持續研發。 公司目標 2030 年光阻營收大幅超越顯示器材料（年營收約 5-6 億元）。 20003322
- 資本配置全面向光阻傾斜： 2026 年資本支出約 30 億元投入龍潭科學園區新廠（一期約 35 億元）， 2028 年完工，以研發為主並導入小批量 產 線 --避免新品驗證佔用高雄 HVM 量 產產 能。 2027E
- 產 能現況：一廠＋高雄一期均已滿載， 2026 年成長受 產 能上限節制；高雄 P2 設備（曝光機、 KLA 檢測）已建置完成、客 戶 驗證中，目標 2027 年 初量 產 。
| 光阻布局時間軸 | 光阻布局時間軸 |
|---|---|
| 時點 | 事件 |
| FY26 | KrF 研發符合進度；研發費用率升逾 10% |
| FY27 | KrF 客 戶 驗證通過 → 小量營收、導入 A10 |
| 2028 | 龍潭研發中心＋合成廠 啟 用，主攻 DUV 光阻 |
| 2030 | 光阻營收目標超越顯示器材料 |
營收成長路徑（百萬元）
SoIC 堆疊與 CoWoS 薄化推升保護材料， CPO 為遠期展望
- 先進封裝的材料邏輯： SoIC 堆疊層數增加、 CoWoS 不希望封裝持續變厚 ，兩者都要求晶片更薄 --薄化（研磨）過程需要保護材料，薄化後的 切割需要固定與防裂材料。
- 新應材兩項 產 品已通過驗證： Protection Layer （晶片薄化時避免研磨膠帶樹脂滲透、協助承受研磨壓力）與 Plasma Dicing Glue （薄化後電漿切割、 降低晶片碎裂風險）， 2H26 起小量貢獻營收，隨 SoIC 產 能擴張逐步放大。
- CPO 材料需承受雷射穿透的熱效應考驗（光學封裝膠、光通路固定材料等），公司已有多項 產 品進展順利，量 產 時程視 CPO 產 業整體發展而 定 --屬遠期而非近期營收。
| 封裝 產 品線進度 | 封裝 產 品線進度 | 封裝 產 品線進度 |
|---|---|---|
| 產 品 | 狀態 | 應用 |
| Protection Layer | 已過驗證 | 晶片薄化保護（ SoIC ） |
| Plasma Dicing Glue | 已過驗證 | 薄化後電漿切割 |
| 高深寬比光阻／封裝膠 | 研發中 | SoIC ／ CoWoS 多平台 |
| CPO 光學材料 | 研發中 | 光通道封裝、耐雷射熱 |
| 光阻世代與供應格局 | 光阻世代與供應格局 | 光阻世代與供應格局 |
|---|---|---|
| 世代 | 應用 | 主要供應商 |
| g/i-line | 成熟製程、光學元件 | 新應材已量 產 銷售 |
| KrF 248nm | 成熟＋先進混用、 RDL | 日商為主；新應材 FY27 驗證 |
| ArF 193nm | 先進製程主力層 | TOK ／ JSR ／信越；新應材研發中 |
| EUV 13.5nm | 7nm 以下關鍵層 | 日商壟斷；下一階段目標 |
台特化 (4772.TT)
65%
| 台特化 | |
|---|---|
| 公司主要業務 | 半導體特殊氣體＋設備超潔淨清洗服務 |
| 2025 營收 ( 百萬台幣 ) | 1,992 |
| 公司市 值 (26/7/6) | 約 385 億新台幣 |
| 收盤價 (26/7/6) | 275.5 |
簡明損益表
| 百萬台幣 | 2024A | 2025A | 2026F | 2027F |
|---|---|---|---|---|
| 營業收入 | 874 | 1,992 | 3,789 | 4,849 |
| 營業利益 | 365 | 847 | 1,583 | 2,087 |
| 稅 後純益 | 386 | 620 | 1,066 | 1,412 |
| EPS( 元 ) | 2.76 | 4.20 | 7.22 | 9.56 |
| ROE(%) | 15.5 | 19.0 | 24.7 | 28.6 |
成長動能
- GAAFET ＋ N2 使 矽 乙 烷 用量呈等比級數放大 ，用量較 N3 製程增加 50~100% 、 UTR 升至 70~80% 、 FY26 營收 +30~40%
- AHF 隨 N2 量 產 放量： AHF 共 1 條 產 線，年 產 能 10 噸、 產值 2 億，預計 26 年佔 特氣營收超過 10%
- 弘潔科擴 產 ：新竹二廠 3Q26 清洗 產 能＋ 100% ， 2026/27 營收貢獻 +23% ／ +31%
台特化 4Q25 營收組成
合成與認證雙重門檻，造就 矽 乙 烷 全球僅四家量 產 的寡占
- 矽 乙 烷 合成技術門檻極高：原料具自燃性、毒性與爆炸性 ，純化需達半導體級 ppb 等級雜質控制，加上進入門檻極高、專利保護完整， 屬於寡佔 市場。
- 全球僅四家量 產 ：法國液空（ Air Liquide ）、日本三井化學、韓國 SK Materials 、台特化 --台特化是台灣唯一具備此技術的公司，建立 全球最 大單一 產 線， 2025/3 去瓶頸後年 產 能自 26.4 噸提升至 30 噸（對照全球年用量約 60 噸）。
- 特氣的商業模式核心是認證與就近服務 ：導入一項關鍵氣體需數年驗證，任何品質瑕疵可能導致整批晶圓報廢， 供應商一旦通過認證即被節 點綁定，價格競爭讓位於供應可靠性，新進者除技術外，還需跨越 長達數年、成本高昂的晶圓廠認證 --這種結構性稀缺確保了台特化在全球 供應鏈中的獨特地位，也是其高毛利率的基石。
上游｜原料
- 三 氯矽烷 ／ 矽 甲 烷 等 矽 源原料
- 氟化物原料（螢石 -氫 氟酸鏈，與僑力化工合作）
- 高壓鋼瓶、閥件、 UHP 管路
中游｜特氣製造與純化
- 大宗氣體：聯華林德、亞東、三福氣體
- 矽烷 類特氣：台特化（ 矽 乙 烷 ／ 矽 丙 烷 ）
- AHF ：日商 Stella Chemifa 、 Morita 寡占，台特化為台 灣唯一
- 設備零件清洗：弘潔科（子公司）
下游｜晶圓製造
- 台系晶圓廠（台特化最大客 戶 ）、德儀等 IDM ，外銷 6 國
- 應用製程： CVD ／ ALD 沉積、乾式蝕刻、腔體清潔
- N2 世代成為 矽 乙 烷 最大供應商
GAAFET 熱預算受限＋寄生電容，迫使 矽 源升級至 矽 乙 烷
(14) 173
- 2nm 起電晶體自 FinFET 走向 GAAFET ： 矽 通道翻轉 90° 、接觸面積 3 面增至 4 面，製程新增 Si/SiGe 超晶格磊晶、選擇性蝕刻、 Low-K 內 層隔 離、通道釋放、 ALD High-K 金屬閘極等步驟 --兩大挑戰是熱預算受限與奈米片結構的寄生電容 ，使 CVD 前驅物朝低溫製程、低電阻發展。
- 溫度即是答案： 矽 甲 烷 需 520-750°C 高溫才得以分解，反應性已不足以支撐線寬微縮； 矽 乙 烷 約 420-520°C 即可沉積，低溫下維持更高品質與高 摻雜濃度，薄膜更緻密平滑、反應速率更快， 在 GAAFET 世代重要性大幅提升 。 UTR 自去年 50~60% 提升至今年 70~80% ，隨 N2 產 能於 FY26 逐季爬升，預估 矽 乙 烷 業務逐季成長、 FY26 營收年增約 30~40% ，為今明年主要營收成長動能
寄生電容是什麼？
low-k(k # 1EEl+7)
75#78. B7 RC delay
- 寄生電容是一種現象，即電路中的元件在物理上不是電容時表現得像電容 , 含義：原本沒有在那個地方設計電容，但由於佈線之間總是 有互容，互容就好像是寄生在佈線之間的一樣，所以叫寄生電容，寄生電容本身不是電容 #*+
- 任何電子電路或半導體元件中，只要有兩條平行的導體且中間有 絕 緣材料，就會形成類似電容的效應寄生電容在電路中時常出現，一般 來源於以下幾個方面：
- a. 元件之間的電容（不同元件之間的導線、引 腳 等 產 生的）
- b. 元件與地之間的電容（元件與地之間的導線、引 腳 等 產 生）
- c. PCB 板上的電容（不同導線之間、導線與地之間形成）
- 特別是在高頻電路中更為明顯，在高頻電路中，寄生電容會導致信號的失真和雜訊的增加。