報告_群益定錨_2026半導體先進封裝設備展望_20260708

群益證券 x 定錨產業筆記講座「2026 半導體與先進封裝設備產業的機會與展望」，16 頁投影片，內容以圖表為主、文字極少；正文段落標題多為投影片標題卡，實質資訊集中在下方圖片清單。

PDF 原檔：報告_群益定錨_2026半導體先進封裝設備展望_20260708_original.pdf

圖片清單（已驗證 2026-07-22）

本份簡報幾乎全為圖表投影片，正文文字極少；下表為 ingest 期間逐張 Read 27 張抽取圖後的分類結果，是 lib/ 嵌圖的唯一真相來源。所有長條圖皆無列印數字標籤，「親眼所見內容」中的數值為目測讀圖對照 y 軸刻度之近似值（非圖中列印文字），標註「約」；供後續交叉查證，不可視為精確數字。

檔名	size	分類	親眼所見內容
`_001.png`	174KB	裝飾·logo·banner	INVEST／定錨產業筆記錨形圓形 logo，無文字資料
`_002.png`	59KB	文字卡	標題卡「TSMC先進封裝產能預估」
`_003.png`	221KB	真資料圖	TSMC先進封裝產能長條圖，y軸 kwpm（0-300），CoWoS／SoIC／CoPoS 三色分列 2023-2028F：CoWoS 約 13→36→75→130→190→255，SoIC 約 2→6→12→20→45→75，CoPoS 僅 2028F 首度出現約 10（目測近似值）
`_004.png`	63KB	文字卡	標題卡「TSMC先進封裝擴產幅度預估」
`_005.png`	188KB	真資料圖	另一張 TSMC 先進封裝長條圖，y軸 kwpm（0-70，尺度遠小於 003），CoWoS／SoIC／CoPoS 2023-2028F：CoWoS 約 0→22→40→55→60→65，SoIC 約 0→4→6→8→25→30，CoPoS 僅 2028F 約 10；標題為「擴產幅度」但單位仍為 kwpm，與 003 關係不明（疑為不同機構/口徑或年增量，待核對）
`_006.png`	63KB	文字卡	標題卡「TSMC先進封裝資本投入預估」
`_007.png`	172KB	真資料圖	TSMC先進封裝資本投入堆疊長條圖，y軸標「CoWoS kwpm=1.0」（以 CoWoS 為基準單位標準化的指數，非實際片數），CoWoS／SoIC／CoPoS 2024-2028F 堆疊總合約 28→48→66→95→124（目測近似值）
`_008.png`	1048KB	真資料圖	AMD MI450 Helios Compute Tray 實機照片，機箱內藍框標示「AMD Instinct GPU」文字說明：AMD Instinct MI455X GPUs x4 using next generation CDNA architecture with up to 432GB HBM4 memory per GPU
`_009.png`	174KB	真資料圖	AMD 封裝結構示意圖：兩顆 Carrier Die（各含 XCD＋IOD）左右各接 HBM，下方 Silicon Interposer、最下方 Package Substrate
`_010.png`	688KB	真資料圖	NVIDIA 官方簡報畫面（講者站台照）「NVIDIA Extreme Co-Design Delivering X-Factors Every Year From Chips to Racks to AI Factories」，列出 Blackwell(2024)／Rubin(2026)／Feynman(2028) 三代機櫃與晶片陣容；Feynman 欄位含 Feynman Die Stacking Custom HBM、LP40 NVLink（綠框）、Rosa CPU、BlueField-5、NVLink 8 CPO、Spectrum7 204T CPO（綠框）、CX10
`_011.png`	820KB	真資料圖	定錨產業筆記實拍照片，NVIDIA Spectrum-X Ethernet Photonics 晶片模組近照，紅框標示其中一處光學連接器位置
`_012.png`	149KB	真資料圖	COUPE 光引擎剖面結構示意圖：Support Si、EIC、PIC、TSMC-SoIC bond、TDV、GC、Metal Reflector、embedded micro-lens 各層標註
`_013.png`	50KB	文字卡	標題卡「SoIC先進封裝」
`_014.png`	175KB	真資料圖	SoC 與 TSMC-SoIC 封裝結構對比圖：左圖傳統 SoC（HBM＋單一 SoC＋interposer），右圖 TSMC-SoIC（HBM＋SoC-1/SoC-2/SoC-3 三顆堆疊＋interposer）
`_015.png`	50KB	文字卡	標題卡「SoIC先進封裝」（與 013 重複）
`_016.png`	50KB	真資料圖	Hybrid bonding A/B/C 三階段剖面示意圖，標示 Cu、Dielectric Material、Silicon、TSV
`_017.png`	51KB	文字卡	標題卡「TSMC CoWoS」
`_018.png`	206KB	真資料圖	TSMC CoWoS 結構剖面圖：GPU Die＋4 顆 DRAM Die＋Logic Die 疊於 Interposer 上、下接 PCB Substrate，並標示 TSV／μBumps／Flip-chip Bump／BGA Bump 位置（僅示意「Diam.xμm／Pitch xμm」，無具體數字）
`_019.png`	94KB	真資料圖	面板級封裝（CoWoS-L 系）結構圖：HBM＋SoC 置於 RDL／LSI／IPD／TIV／Molding 結構上，下接 Substrate
`_020.png`	84KB	真資料圖	CoWoS-L Process Flow-1：RDL 製程流程圖（Seed Layer→Photoresist & LDI→Plating Cu→Stripping & Etching→PID Coating & LDI→Seed Layer Sputtering→重複多次→Stripping & Etching）
`_021.png`	150KB	真資料圖	CoWoS-L Process Flow-2：面板級封裝後段流程圖（Dice panel into 12 strips→Surface Finishing(EPIG)→Chip-to-RDL-substrate bonding→Underfilling & EMC molding→Panel Transfer to 2nd glass carrier）
`_022.png`	116KB	真資料圖	「Panel Inevitable as Computility Increases」圖表：12吋圓形晶圓 vs Panel 300 vs Panel 510×515 面積效率比較，同 7.5x reticle size 下可用單位數標示 6（12吋晶圓）／12（Panel 300）／35（Panel 510×515）
`_023.png`	684KB	真資料圖	「Reorganized High-Performance CPU Package Architecture」示意圖（緊接標題「AMD Epyc Venice」），標示上下各 4 顆共 8 顆 I/O Die、中央 2 顆 Central Compute Dies（2 CCD）、High-Speed Fabric Interconnects
`_024.png`	58KB	文字卡	標題卡「ASEH先進封裝產能預估」
`_025.png`	160KB	真資料圖	ASEH（日月光投控）先進封裝產能長條圖，y軸 kwpm（0-70），CoWoS-S／CoWoS-R／CoWoS-L 三色堆疊 2024-2028F：CoWoS-S 約 4→5→5→6→6.5，CoWoS-R 約 0.5→1→1→1→1，CoWoS-L 2026F 起出現約 18→35→50（目測近似值），總量 2024 約 4 增至 2028F 約 57
`_026.png`	50KB	文字卡	標題卡「EMIB-T先進封裝」
`_027.png`	494KB	真資料圖	EMIB-T 結構示意圖 A/B/C/D 四階段：A. Cavity on Substrate／Organic Substrate；B. RDLs for lateral connections；C. Contact pad for μbump／ordinary bump；D. Die1／Die2 連接示意