定義
先進封裝後段流程是指晶圓完成前段製程後，進入封裝測試（back-end）階段的完整工序總稱，涵蓋晶粒測試分選、重佈線與凸塊形成、晶圓薄化、切割、晶粒/中介層接合、模封/底部填充、封裝測試與最終出貨檢測等步驟。隨 2.5D／3D 先進封裝（CoWoS、SoIC、Chiplet 等）滲透率提升，每個步驟的精度要求與設備密集度同步上升，是 AI GPU／HPC 產能瓶頸的關鍵環節之一。
圖解
圖說：MS 後段先進封裝八步驟流程總表：1 Wafer/Die Test & Sort → 2 RDL & Bump Formation → 3 Wafer Thinning & Backside Prep → 4 Singulation & Inspection → 5 Die/Interconnect Assembly → 6 Molding/Underfill & Finish → 7 Package Test（WLT/PLT）→ 8 Final Inspection & Shipment Test；每步列出關鍵活動、關鍵設備與中國／海外主要廠商（中國：長川科技、精測電子、ACM、CFMEE、Kingsemi、Hwatsing、Skyverse、ASMPT、Piotech、華海清科；海外：Advantest、Teradyne、FormFactor、Applied Materials、Lam、TEL、DISCO、TOWA、KLA、Besi、Kulicke & Soffa、SUSS、EVG、Onto、Nordson、Rigaku/Bruker、COHU）。來源：報告_MS_中國先進封裝_20260915
技術原理：八步驟流程
| 步驟 | 名稱 | 關鍵活動 |
|---|---|---|
| 1 | Wafer/Die Test & Sort | 已知良晶粒（KGD）電性測試、晶圓探針測試（wafer probing）與良率映射，篩選出可進入後續封裝的合格晶粒 |
| 2 | RDL & Bump Formation | 建立重佈線層（RDL）、形成銅柱／凸塊，將晶粒 I/O 重新導引至後續接合所需位置 |
| 3 | Wafer Thinning & Backside Prep | 晶圓研磨薄化、CMP 平坦化與背面處理，常需先做臨時鍵合（temporary bonding）支撐薄化後晶圓 |
| 4 | Singulation & Inspection | 鋸切／雷射／電漿切割或 stealth dicing，將晶圓切割為個別晶粒並進行外觀檢測 |
| 5 | Die/Interconnect Assembly | 以覆晶（flip-chip）、TCB 或混合鍵合等方式，將晶粒接合至中介層或基板 |
| 6 | Molding/Underfill & Finish | 底部填充（underfill）或模封（molding），並進行硬化與平坦化以完成封裝結構保護 |
| 7 | Package Test（WLT/PLT） | 晶圓級測試（WLT）或封裝級測試（PLT），驗證封裝後電性功能 |
| 8 | Final Inspection & Shipment Test | AOI／AXI 光學／X 光檢測與最終品質確認，出貨前把關 |
上述步驟描述整理自一般先進封裝後段工序常識，用於輔助理解 MS 報告 Exhibit 20 圖表；具體廠商與設備對應以圖解區塊嵌入圖片為準，不另行改寫。
關鍵參數 / 判斷指標
| 指標 | 意義 | 觀察重點 |
|---|---|---|
| 中國 2.5D 封裝年產能 | 供給面規模 | MS 估 2025 年 12 萬片 → 2027 年 43.6 萬片（報告_MS_中國先進封裝_20260915，2026-09-15） |
| 產業稼動率 | 供需平衡程度 | MS 估 2027 年僅約 63%，隱含溫和產能過剩風險 |
| CoWoS-S-like vs CoWoS-L-like 產能配比 | 產能結構是否匹配需求世代 | 中國業者目前多以 S-like 起步，L-like 尚在早期爬坡，兩者轉換非完全無摩擦 |
| 單位產能設備密集度 | 設備商成長動能 | 隨 RDL、TSV、TCB、混合鍵合等步驟導入，單位封裝產能所需設備價值上升 |
技術瓶頸 / 風險
- 產能與稼動率錯配：中國 OSAT 業者因先進封裝毛利吸引，紛紛積極擴產 2.5D/3D 產能，但受限於先進節點良率與 HBM 供給等上游瓶頸，實際有效需求成長可能落後產能建置速度，形成溫和產能過剩。
- 產能結構錯配（S-like vs L-like）：現有產能多為 CoWoS-S-like，而 AI 加速器逐漸轉向更大更複雜的 CoWoS-L-like 封裝，可能出現「S-like 過剩、L-like 仍吃緊」的結構性落差。
- 3D 整合對 2.5D 需求的替代效應：若晶粒逐漸轉向垂直堆疊（3DIC），單顆加速器所需 2.5D 封裝面積可能下降，使加速器出貨量與 2.5D 封裝需求脫鉤。
- 投資判斷框架（MS 核心論點）：OSAT 獲利取決於產能是否被填滿，設備商營收則取決於產能是否被建出來——即使 OSAT 因競爭與產能過剩面臨定價與毛利壓力，設備商仍可從資本支出建置週期持續受益；此為 MS 偏好設備商甚於 OSAT 曝險的核心理由。
關鍵廠商
| 地區 | 廠商（依報告列示順序，非依步驟對應） |
|---|---|
| 中國 | 長川科技、精測電子、ACM（ACM Research）、CFMEE（Circuit Fabology Microelectronics Equipment）、Kingsemi、Hwatsing、Skyverse、ASMPT、Piotech、華海清科 |
| 海外 | Advantest、Teradyne、FormFactor、Applied Materials、Lam（Lam Research）、TEL（Tokyo Electron）、DISCO、TOWA、KLA、Besi、Kulicke & Soffa、SUSS、EVG、Onto（Onto Innovation）、Nordson、Rigaku/Bruker、COHU |
廠商名單照抄自 MS 報告圖片（Exhibit 20）驗證清單所載的中國／海外分類，未自行改寫或重新歸類；ASMPT 為香港上市、全球布局的設備商，原圖將其列於「中國」欄的分類依據不明，如實照抄，待日後回頭開圖核對原圖表格結構再確認。
應用場景
- AI GPU／加速器 2.5D 封裝（CoWoS 等平台）、HBM 堆疊接合
- Chiplet 異質整合、3DIC（如 SoIC）
- 通用高效能運算（HPC）與資料中心加速卡
相關技術
供應鏈
來源
- 報告_MS_中國先進封裝_20260915 — Morgan Stanley，2026-09-15；「China Advanced Packaging」產業報告 Exhibit 20，後段先進封裝八步驟流程與中國／海外關鍵設備廠商總表